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一、Pipeline 流水线
含义：将组合逻辑进行分割，在各分级之间插入寄存器，并暂存中间数据的方法。?
目的：流水线就是插入寄存器，以面积换取速度
二、使用流水线时刻
使用流水线一般是时序比较紧张，对电路工作频率较高的时候。典型情况如下：?
1）功能模块之间的流水线，用乒乓 buffer 来交互数据。代价是增加了 memory 的数量，但是和获得的巨大性能提升相比，可以忽略不计。?
2） I/O 瓶颈，比如某个运算需要输入 8 个数据，而 memroy 只能同时提供 2 个数据，如果通过适当划分运算步骤，使用流水线反而会减少面积。?
3）片内 sram 的读操作，因为 sram 的读操作本身就是两极流水线，除非下一步操作依赖读结果，否则使用流水线是自然而然的事情。?
4）组合逻辑太长，比如(a+b)*c，那么在加法和乘法之间插入寄存器是比较稳妥的做法。?
三、优缺点
1）优点： 提高时钟频率
2） 缺点： 功耗增加，面积增加，硬件复杂度增加，特别对于复杂逻辑如 cpu 的流水线而言，流水越深，发生需要 hold 流水线或 reset 流水线的情况时，时间损失越大。?
四、实例
非流水线
module add8(
a,
b,
c);
input [7:0] a;
input [7:0] b;
output [8:0] c;
assign c[8:0] = {1'd0, a} + {1'd0, b};
endmodule
流水线
module adder8_2(
clk,
cin,
cina,
cinb,
sum,
cout);
input clk;
input cin;
input [7:0] cina;
input [7:0] cinb;
output [7:0] sum;
output cout;
reg cout;
reg cout1; //插入的寄存器
reg [3 :0 ] sum1 ; //插入的寄存器
reg [7 :0 ] sum;
reg [3:0] cina_reg;
reg [3:0] cinb_reg;//插入的寄存器
always @(posedge clk) //第一级流水
begin
{cout1 , sum1} <= cina[3:0] + cinb [3:0] + cin ;
end
always @(posedge clk)
begin
cina_reg <= cina[7:4];
cinb_reg <= cinb[7:4];
end
always @(posedge clk) //第二级流水
begin
{cout ,sum[7:0]} <= {<!-- -->{1'b0,cina_reg[3:0]} + {1'b0,cinb_reg[3:0]} + cout1 ,sum1[3:0]} ;
end
endmodule
参考网址：https://blog.csdn.net/times_poem/article/details/52033535
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