瞬时极性法是判断电路中反馈极性的基本方法。
具体做法是∶规定电路输入信号在某一时刻对地的极性，并以此为依据，逐级判断电路中各相关点电流的流向和电位的极性，从而得到输出信号的极性；根据输出信号的极性判断出反馈信号的极性；若反馈信号使基本放大电路的净输入信号增大，则说明引入了正反馈；若反馈信号使基本放大电路的净输入信号减小，则说明引入了负反馈。
（a）负反馈；（b）正反馈；（c）负反馈

单个集成运放中引入反馈的极性的判断：

由于集成运放输出电压的变化总是与其反相输入端电位的变化方向相反，因而从集成运放的输出端通过电阻、电容等反馈通路引回到其反相输入端的电路必然构成负反馈电路；
同理，由于集成运放输出电压的变化总是与其同相输入端电位的变化方向相同，因而从集成运放的输出端通过电阻、电容等反馈通路引回到其同相输入端的电路必然构成正反馈电路。

2.2.2 按反馈量的类型分：

如果反馈量只含有直流量，则称为直流反馈；如果反馈量只含有交流量，则称为交流反馈。
或者说，仅在直流通路中存在的反馈称为直流反馈；仅在交流通路中存在的反馈称为交流反馈。

根据直流反馈与交流反馈的定义，可以通过反馈存在于放大电路的直流通路之中还是交流通路之中，来判断电路引入的是直流反馈还是交流反馈。

2.3 负反馈电路

2.3.1?负反馈电路的特点

（1）交流负反馈稳定放大电路的输出量，任何因素引起的输出量的变化均将得到抑制。由于输入量的变化所引起的输出量的变化也同样会受到抑制，所以交流负反馈使电路的放大能力下降。
（2）反馈量实质上是对输出量的采样，它既可能来源于输出电压，又可能来源于输出电流；其数值与输出量成正比。
（3）负反馈的基本作用是将引回的反馈量与输入量相减，从而调整电路的净输入量和输出量。净输入量既可能是输入电压减反馈电压，也可能是输入电流减反馈电流。
（4）反馈量取自输出电压将使输出电压稳定；反馈量取自输出电流将使输出电流稳定。

反馈的目的：稳定输出电压或稳定输出电流；

反馈的结果：减小输入电压或减小输入电流；

反馈量若取自输出电压，则称为电压反馈；若取自输出电流，则称为电流反馈。反馈量与输入量若以电压方式相叠加，则称为串联反馈；若以电流方式相叠加，则称为并联反馈。因此，交流负反馈有四种组态，即电压串联、电压并联、电流串联和电流并联，有时也称为交流负反馈的四种方式。

2.3.2 交流负反馈四种组态

四种组态负反馈电路的方块图：

?四种组态负反馈放大电路的比较：

2.3.3 负反馈对放大电路性能的影响

稳定放大倍数（以牺牲放大倍数换来的）
对输入电阻的影响：
1. 串联负反馈增大输入电阻；并联负反馈减小输入电阻
2. 电压负反馈减小输出电阻；电流负反馈增大输出电阻
展宽频带
减小非线性失真

2.3.4 放大电路中引入负反馈的一般原则

引入负反馈可以改善放大电路多方面的性能，而且反馈组态不同，所产生的影响也各不相同。因此，在设计放大电路时，应根据需要和目的，引入合适的反馈，这里提供部分一般原则。

为了稳定静态工作点，应引入直流负反馈；为了改善电路的动态性能，应引入交流负反馈。
根据信号源的性质决定引入串联负反馈或并联负反馈。
1. 当信号源为恒压源或内阻较小的电压源时，为增大放大电路的输入电阻，以减小信号源的输出电流和内阻上的压降，应引入串联负反馈。
2. 当信号源为恒流源或内阻很大的电压源时，为减小放大电路的输入电阻，使电路获得更大的输入电流，应引入并联负反馈。
根据负载对放大电路输出量的要求，即负载对其信号源的要求，决定引入电压负反馈或电流负反馈。
- 当负载需要稳定的电压信号驱动时，应引入电压负反馈；
- 当负载需要稳定的电流信号驱动时，应引入电流负反馈。
根据上表所示的四种组态反馈电路的功能，在需要进行信号变换时，选择合适的组态。
- 例如，若将电流信号转换成电压信号，则应引入电压并联负反馈;若将电压信号转换成电流信号，则应引入电流串联负反馈，等等。

3、有源滤波器和无源滤波器的区别

无源滤波器：这种电路主要有无源元件R、L和C组成

有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。

集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。

二、数字电子电路

1、同步和异步

1.1 同步电路和异步电路

同步电路：其核心逻辑用触发器实现，电路的主要信号、输出信号都由某个时钟沿驱动产生。可以很好的避免毛刺，利于器件移植，有利于 STA、验证设计时序性能。

同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟CLK ，而所有的状态变化都是在时钟的上升沿 (或下降沿)完成的。
比如Ｄ触发器，当上升延到来时，寄存器把 D 端的电平传到 Q 输出端。

异步电路：其核心逻辑使用组合电路实现，电路的主要信号、输出信号不依赖于任何一个时钟信号。容易产生毛刺，不利于器件移植，不利于 STA、验证设计时序性能。

异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO 或 RAM 的读写控制信号脉冲；
但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。

1.2 同步逻辑和异步逻辑

同步逻辑是时钟之间有固定的因果关系。（输出由时钟控制）
异步逻辑是各时钟之间没有固定的因果关系。（输出不只受时钟控制）

1.3 同步复位和异步复位的区别

1.3.1 同步复位：

同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。

1.3.2 同步复位优缺点：

优点：

同步复位可以保证100%同步，可以对小的复位毛刺滤波；同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；
a、有利于仿真器的仿真
b、可以使所设计的系统成为100% 的同步时序电路，这便大大有利于时序分析，而且综合出来的 fmax 一般较高。
c、因为它只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺

缺点：

同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；

a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew, 组合逻辑路径延时，复位延时等因素。

b、由于大多数的逻辑器件的目标库的 DFF 都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。

C. An active clock is essential for a synchronous reset design. Hence you can expect more power consumption.

1.3.3 异步复位

异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。

1.3.4 异步复位优缺点

优点：

1）、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；
2）、电路在任何情况下都能复位而不管是否有时钟出现。
a、大多数目标器件库的 dff 都有异步复位端口，因此采用异步复位可以节省资源
b、设计相对简单。
c、异步复位信号识别方便
d、 Clocking scheme is not necessary for an asynchronous design. Hence design consumes less power. Asynchronous design style is also one of the latest design options to achieve low power. Design community is scrathing their head over asynchronous design possibilities.

缺点：

1）、最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态，从而使复位失败。（解决方法：异步复位，同步释放）
异步复位，同步释放：为了避免亚稳态，让拉高的复位信号打两拍，达到与时钟clk边沿同步的目的

校招Verilog——异步复位同步释放 - 咸鱼FPGA - 博客园 (cnblogs.com)
2）、可能因为噪声或者毛刺造成虚假复位信号
3）、对于 DFT(DESING FOR TEST) 设计，如果复位信号不是直接来自于 I/O 引脚，在 DFT 扫描和测试时，复位信号必须被禁止，因此需要额外的同步电路。

2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？

将两个门电路的输出端并联以实现与逻辑的功能成为线与。

在硬件上，要用OC门来实现，同时在输出端口加一个上拉电阻，由于不用OC门可能使灌电流过大，而烧坏逻辑门。

3、解释setup和hold timeviolation，画图说明，并说明解决办法。（威盛VIA2003.11.06上海笔试试题）

Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。

建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

4、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

5、名词：SRAM、SSRAM、SDRAM

SRAM：静态RAM

DRAM：动态RAM

SSRAM：Synchronous Static Random Access Memory同步静态随机访问存储器。它的一种类型的SRAM。SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。

SDRAM：Synchronous DRAM同步动态随机存储器

6、FPGA和ASIC的概念，他们的区别。（未知）

（在当今的电子设备中集成电路的应用已经越来越广泛，几乎涉及到每一种电子设备中。集成电路按其实现技术可以分为2大类：可编程逻辑器件（包括CPLD和FPGA等）和专用集成电路（ASIC）。下面我们分别从这2类集成电路的特点和如何使用这2类集成电路来实现我们的设计需求来进行比较，以为我们以后的系统设计提供借鉴。
????首先我们以FPGA为代表比较可编程逻辑器件和ASIC，它们最大的区别就是FPGA在不知道使用者的具体需求之前就已经按一定的配置制造好了所有的电路，使用者再根据自己的设计需要选用其中的电路来使用，而ASIC是根据使用者的设计需求来制造其中的电路。由于以上原因使得这2类集成电路具有如下特点：ASIC由厂家定制，有比较低的单片生产成本，但却有很高的设计成本以及缓慢的上市时间；FPGA则具有高度的灵活性，低廉的设计成本以及适中的器件成本和快速的面世时间。
????下面我们分别简单介绍使用ASIC和FPGA实现某一设计的的步骤：
????要设计并生产一颗ASIC其流程大致如下：首先是系统设计，这其中包括设计好系统的对外接口，系统内部大的模块划分，内部模块之间的接口确定，系统时钟的确定等等。然后进行进一步的详细设计，这一步包括各个大模块内部的再次模块划分，内部小模块之间的接口确定等。再下一步是进行RTL级编码，即使用硬件描述语言进行实际的电路的设计，类似于软件业的代码编写。RTL级编码完成后进行RTL级仿真，如果功能正确那么下一步利用综合工具生成网表和SDF文件然后进行前仿真，如果前仿真没有问题即可进行布局布线，布局布线完成后再次提取网表和SDF文件，利用布局布线后的网表和SDF文件进行后仿真，如果后仿真也没有问题即可进行样片的生产。样片生产完成后，将样片焊在调试电路板上与系统其它硬件和软件一起调试验证如果没有问题一片ASIC即告成功。
????FPGA的设计过程和ASIC的设计过程在系统设计、详细设计和RTL级编码RTL级仿真阶段基本一样，但是经过综合生成网表后只需进行一次仿真即可，而且如果这次仿真通过即可使用烧录软件将设计输入FPGA母片中在调试电路板上进行系统级验证。
????根据上面的介绍我们可以看出同一个设计使用FPGA实现比用ASIC实现可以节省一次后仿真和样片的生产2个步骤，根据不同的设计和工艺厂家这2个步骤通常需要6周或更长时间，如果需要量产那么如果使用ASIC那么第一批量产芯片还需要5周或更长时间。，但如果样片出错就至少还需要6周或更长时间，所以从产品的时间成本上来看FPGA具有比较大的优势，它大量用于生产至少可以比ASIC快3个月的时间。这一点对于新产品迅速占领市场是至关重要的。而且，如果产品需要升级或做一些比较小的调整，用FPGA实现是很方便的，只要将改动后的代码重新烧录进FPGA即可（一般设备可以保留下载口，这样甚至可以作到设备在现场的远程在线下载），但如果是ASIC产品则需要重新进行综合、前后仿真、样片生产测试和量产，这样的时间成本远大于FPGA产品，对于产品上未成熟时期或市场急需的产品这样的时间成本，和相应造成的人员成本和经济成本往往是不能接受的，而且产品在未大量现场应用时一般都会存在缺陷，如果采用ASIC设计的设备一旦出现由于ASIC的问题引发的故障则“用户很生气、后果很严重”，因为此时设备修改起来相当麻烦，您需要从新布板、从新设计、从新验证、甚至要从新化几个月的时间等待芯片厂家为您提供与现有ASIC管脚和功能以至协议完全不一样的芯片！这还不是最严重的，更要命的是可能您将好不容易攻下的市场永远的失去了他还向您索赔！呜呼哀哉！而且因为ASIC的样片制造有一次性不返还的NRE费用，根据使用的不同工艺和设计规模大小，从几万到数十万甚至上百万美金不等，造成ASIC前期价格非常高，而一旦此颗芯片从技术到市场任何一个环节出现问题，那么我们不仅不能享受到SAIC价格优势带来的好处，我们还可能为其NRE费用买单，造成使用ASIC实现的成本远高于使用FPGA实现的经济成本。当然ASIC还是尤其绝对优势的一面，比如当事实证明其ASIC相当成熟，则其最终单片成本普遍较FPGA产品低一些，而且它的一些应用也是FPGA可能永远无法实现的，比如用来实现大规模的CPU、DSP和支持多层协议的交换芯片等。还有就是为追求小面积而要求非常高的集成度，如手机芯片等。
????同时我们通过以上描述容易知道ASIC的一些固有劣势恰好是FPGA产品的优势所在，比如FPGA从开发到量产的时间短、可以在不改变设备硬件的情况下在线升级、可以为大企业实现个性化设计、价格适中等，但它也有其固有的缺点，如您不可能期望到系统级的FPGA产品售20RMB/片，也不能相信有厂家为您用FPGA定制您想要的CPU这类的玩笑。
????从上面的比较可以看出来FPGA和ASIC各有各的优势在实际应用中应根据设计和产品的定位来选用。但通过和大量应用工程师的交流，笔者了解到他们对FPGA产品有一些认识误区，笔者也在这里讨论一下。
????首先有些工程师认为FPGA产品在稳定性上不如ASIC，其实，在实际运行中同样工艺生产的FPGA和ASIC的物理特征和稳定性是没有什么区别的。用FPGA开发的产品对稳定性和运行环境的要求一点也不低，比如许多探测仪器、卫星、甚至前不久美国开发的深海海啸探测器中都大量的使用了FPGA产品。这些系统对稳定性和运行环境的要求不可谓不高，说明FPGA产品的稳定性是可靠性是可以信赖的。其次认为ASIC运行的速度要不FPGA更高，其实这个概念没错，但这只对频率非常高的设计而言，如CPU，在通常应用情况下而者没有区别，笔者就亲眼见过原来上海沪科公司的单板式底成本2。5G SDH设备板子，上面核心器件几乎全部是FPGA设计，指标非常完美以至UT斯达康要花大价钱收购它，但后来因为对老大哥华为的威胁太大而被灭了。
????另外由于工艺技术的发展，现在FPGA和ASIC有相互融合取长补短的趋势，混和芯片是新的发展趋势。FPGA中内嵌丰富的通用电路，如CPU、RAM、PCI接口电路等等这样在提高了FPGA集成度的同时进一步加快了设计进度，同时减少了系统厂家的外围成本。
????总之FPGA和ASIC产品的使用要根据产品的定位和设计需要来选用，ASIC产品适用于设计规模特别大，如CPU、DSP或多层交换芯片等，或者是应用于技术非常成熟且利润率非常低的产品，如家用电器和其它消费类电器，亦或是大量应用的通用器件如RAM、PHY等。而FPGA产品适用于设计规模适中，产品要求快速占领市场，或产品需要灵活变动的特性设计等方面的产品，如PDH、2.5G以下SDH设备和大部分的接口转换芯片等。当然具体使用那种产品来设计还要设计者充分考虑自己的产品定位来决定。）

答案：FPGA是可编程ASIC。?

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。

7、什么叫做OTP片、掩膜片，两者的区别何在？

OTP means one time program，一次性编程

MTP means multi time program，多次性编程

OTP（One Time Program）是MCU的一种存储器类型

MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。

MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；

FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；

OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。

?10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）

常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

11、如何解决亚稳态。（飞利浦－大唐笔试）

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

12、IC设计中同步复位与异步复位的区别。（南山之桥）

一、特点：
C$m&\ q(`%z qGuest??同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下：
8^!V x Z s ` hGuest???????????always @ (posedge clk) begin
.BL C j a;f q eGuest?????????????????if (!Rst_n)
F G,i z&~!aGuest???????????????????...EDA中国门户网站?f;l9e M r'g gG
??????????? endEDA中国门户网站9o2_2T"F;Rw
???异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。用Verilog描述如下：EDA中国门户网站.V4Q Y/j L
??????????? always @(posedge clk,negedge Rst_n) beginEDA中国门户网站?? u P r [ z
??????????????????if (!Rst_n)
E$P _ H'M.W$WGuest?????????????????????...
j k{ P e;J5}Guest???????????endEDA中国门户网站9K ? k1z Q h G b2K
二、各自的优缺点：
%v _ ] K1D-W;J7i8@Guest???1、总的来说，同步复位的优点大概有3条：
@ l X%}3[0b9b aGuest??????a、有利于仿真器的仿真。
g3^*o!U \;M M$oGuest??????b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
}0Y9H,m)~Guest??????c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。EDA中国门户网站?n w d U GP.w k5k
???????他的缺点也有不少，主要有以下几条：
(M B2q'{ c i X&C R FGuest??????a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clkskew,组合逻辑路径延时,复位延时等因素。
V s3t z$e r ^Guest??????b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。EDA中国门户网站?d5g$@ { U4QR
??? 2、对于异步复位来说，他的优点也有三条，都是相对应的：EDA中国门户网站4y&z y9pt {:}(m(t z
?????? a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。
u K Q%o1M A5s6[ H }Guest??????b、设计相对简单。
w!X,s p n9A0^5T ] GGuest??????c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。
e'X O3a a L WGuest??????缺点：EDA中国门户网站?_ V#X V O W O
?????? a、在复位信号释放(release)的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。EDA中国门户网站%N!Q d2Z ] }WK D-J
?????? b、复位信号容易受到毛刺的影响。EDA中国门户网站?s,sG UQ(a"[:C m#A a e
三、总结：EDA中国门户网站#e [ M'rs*z s
????所以说，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。这样就可以两全其美了。

在可编程芯片的内部，信号传输时需要时间的，即异步复位信号rst到达寄存器A和寄存器B的时间存在诧异，而时钟信号因为有专用的线路不受影响；
寄存器A B受到同步复位信号rst_syn时必须在时钟沿处采发生变化，这样对系统不会造成危害；而受到异步复位rst时，寄存器A B的输出马上发生改变，因为异步复位信号rst到达寄存器A和寄存器B的时间存在诧异所以A B的输出也不是同时变化的，更重要的是他们不再时钟沿上变化，这样后续逻辑可能会收到错误的结果，从而造成系统不稳定；
总之，在同步设计中尽量不要使用异步逻辑；

13、MOORE 与 MEELEY状态机的特征。（南山之桥）

答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。

Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。

14、多时域设计中,如何处理信号跨时域。（南山之桥）

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。
??? 跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
我们可以在跨越Clock Domain时加上一个低电平使能的LockupLatch以确保Timing能正确无误。

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）

Delay < period - setup – hold

16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。

17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决

定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）

18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）

动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。

动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。

但是它也存在着比较明显的缺点：首先是分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical paths)，因为输入矢量未必是对所有相关的路径都敏感的。静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20的设计时间。因此，静态时序分析器在功能和性能上满足了全片分析的目的。

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA 2003.11.06）

关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（

需要改进的代码：???????????????????????? 改进后的：

always@(a,late_data,c,d,sl)????????????? always@(a,late_data,c,d,sl)

begin??????????????????????????????????? begin

?? out=1’b0;?????????????????????????????? out_temp=0;

?? if(sl[0]) out=a;???????????????????????? if(sl[0]) out_temp=a;

?? if(sl[1]) out=late_data;???????????????? if(!sl[2]) out_temp=c;

?? if(!sl[2]) out=c;??????????????????????? if(sl[3]) out_temp=d;

?? if(sl[3]) out=d;???????????????????????? if((sl[1]==1’b0)&&

end???????????????????????????????????????????(sl[2]==1’b1)&&(sl[3]==1’b0))

??????????????????????????????????????????????out=late_data;

???????????????????????????????????????????else?? out=out_temp;? end

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）

24、please show the CMOS inverter schematic,layoutand its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin)And also explain the operation region of PMOS and NMOS for each segment of thetransfer curve? （威盛笔试题circuit design-beijing-03.11.09）

25、To design a CMOS invertor with balance riseand fall time,please define? the rationof channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

27、用mos管搭出一个二输入与非门。（扬智电子笔试）

<数字电子技术基础>49页

28、please draw the transistor level schematic ofa cmos 2 input AND gate and? explainwhich input has faster response for output rising edge.(less delay? time)。

29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）?

30、画出CMOS的图，画出tow-to-onemux gate。（威盛VIA 2003.11.06 上海笔试试题）

31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）

32、画出Y="A"*B+C的cmos电路图。（科广试题）

33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

34、画出CMOS电路的晶体管级电路图，实现Y="A"*B+C(D+E)。（仕兰微电子）

35、利用4选1实现F(x,y,z)=xz+yz’。（未知）

36、给一个表达式f="xxxx"+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化

简）。

38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什

么？1）INV?? 2）AND?? 3）OR?? 4）NAND?? 5）NOR?? 6）XOR? 答案：NAND（未知）

39、用与非门等设计全加法器。（华为）

42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0

多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）

43、用波形表示D触发器的功能。（扬智电子笔试）

44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）

45、用逻辑们画出D触发器。（威盛VIA2003.11.06 上海笔试试题）

46、画出DFF的结构图,用verilog实现之。（威盛）

47、画出一种CMOS的D锁存器的电路图和版图。（未知）

48、D触发器和D锁存器的区别。（新太硬件面试）

49、简述latch和filp-flop的异同。（未知）

50、LATCH和DFF的概念和区别。（未知）

51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。

（南山之桥）

52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）

53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）

54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）

55、How many flip-flop circuits are needed todivide by 16?? (Intel) 16分频？

56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出

carryout和next-stage. （未知）

57、用D触发器做个4进制的计数。（华为）

58、实现N位JohnsonCounter,N="5"。（南山之桥）

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）

60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）

61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）

62、写异步D触发器的verilogmodule。（扬智电子笔试）

module dff8(clk , reset, d,q);

input??????? clk;

input??????? reset;

input? [7:0] d;

output [7:0] q;

reg?? [7:0] q;

always @ (posedge clk orposedge reset)

?? if(reset)

???? q <= 0;

?? else

???? q <= d;

endmodule

63、用D触发器实现2倍分频的Verilog描述？（汉王笔试）

module divide2( clk , clk_o,reset);

?? input????clk , reset;

?? output??clk_o;

?? wire in;?

reg out ;

?? always @ ( posedge clk or posedge reset)

???? if ( reset)

?????? out <= 0;

???? else

?????? out <= in;

???? assign in = ~out;

???? assign clk_o = out;

???? endmodule

64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）

PAL，PLD，CPLD，FPGA。

65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）

66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）

67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）

68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解

的）。（威盛VIA 2003.11.06 上海笔试试题）

69、描述一个交通信号灯的设计。（仕兰微电子）

70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）

71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱

数。?????? （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计

的要求。（未知）

72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）

画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计

工程中可使用的工具及设计大致过程。（未知）

73、画出可以检测10010串的状态图,并verilog实现之。（威盛）

74、用FSM实现101101的序列检测模块。（南山之桥）

a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。

例如a： 0001100110110100100110

?????? b：0000000000100100000000

??? 请画出statemachine；请用RTL描述其state machine。（未知）

75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐

笔试）

76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）

77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y="lnx"，其中，x

为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假

设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微

电子）

78、sram，falsh memory，及dram的区别？（新太硬件面试）

79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9

－14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温

度，增大电容存储容量）（Infineon笔试）

80、Please draw schematic of a common SRAM cell with 6transistors,point out?

which nodes can store data and which node is word line control?（威盛笔试题

circuit design-beijing-03.11.09）

81、名词:sram,ssram,sdram

名词IRQ,BIOS,USB,VHDL,SDR

IRQ:?? Interrupt ReQuest

BIOS:? Basic Input OutputSystem

USB:? Universal SerialBus

VHDL: VHIC Hardware Description Language

SDR:? Single Data Rate

　　压控振荡器的英文缩写(VCO)。

　　动态随机存储器的英文缩写(DRAM)。

名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、

IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散

傅立叶变换)或者是中文的，比如：a.量化误差? b.直方图? c.白平衡

1、下面是一些基本的数字电路知识问题，请简要回答之。

a) 什么是Setup 和Holdup时间？

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触

发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿

（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.

如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时

钟上升沿，数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。

如果holdtime不够，数据同样不能被打入触发器。

b) 什么是竞争与冒险现象？怎样判断？如何消除？

c) 请画出用D触发器实现2倍分频的逻辑电路？

d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？

e) 什么是同步逻辑和异步逻辑？

f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接

口、所存器/缓冲器）。

g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？

2、可编程逻辑器件在现代电子设计中越来越重要，请问：

a) 你所知道的可编程逻辑器件有哪些？

b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

3、设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包

括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？

1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。

2、你认为你从事研发工作有哪些特点？

4、描述你对集成电路设计流程的认识。

5、描述你对集成电路工艺的认识。

6、你知道的集成电路设计的表达方式有哪几种？

7、描述一个交通信号灯的设计。

8、我们将研发人员分为若干研究方向，对协议和算法理解（主要应用在网络通信、图象语音压缩方面）、电子系统方案的研究、用MCU、DSP编程实现电路功能、用ASIC设计技术设计电路（包括MCU、DSP本身）、电路功能模块设计（包括模拟电路和数字电路）、集成电路后端设计（主要是指综合及自动布局布线技术）、集成电路设计与工艺接口的研究。

你希望从事哪方面的研究？（可以选择多个方向。另外，已经从事过相关研发的人员可以详细描述你的研发经历）。

第二部分：专业篇

（根据你选择的方向回答以下你认为相关的专业篇的问题。一般情况下你只需要回答五道题以上，但请尽可能多回答你所知道的，以便我们了解你的知识结构及技术特点。）

1、请谈谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备哪些方面的知识？

2、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。

3、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流流向。简述单片机应用系统的设计原则。

4、请用方框图描述一个你熟悉的实用数字信号处理系统，并做简要的分析；如果没有，也可以自己设计一个简单的数字信号处理系统，并描述其功能及用途。

5、画出8031与2716（2K*8ROM）的连线图，要求采用三-八译码器，8031的P2.5,P2.4和P2.3参加译码，基本地址范围为3000H-3FFFH。该2716有没有重叠地址？根据是什么？若有，则写出每片2716的重叠地址范围。

6、用8051设计一个带一个8*16键盘加驱动八个数码管（共阳）的原理图。

7、PCI总线的含义是什么？PCI总线的主要特点是什么？

8、请简要描述HUFFMAN编码的基本原理及其基本的实现方法。

9、说出OSI七层网络协议中的四层（任意四层）。

10、中断的概念？简述中断的过程。

11、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。

12、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完成。简单原理如下：由P3.4输出脉冲的占空比来控制转速，占空比越大，转速越快；而占空比由K7-K0八个开关来设置，直接与P1口相连（开关拨到下方时为"0"，拨到上方时为"1"，组成一个八位二进制数N），要求占空比为 N/256。

　　下面程序用计数法来实现这一功能，请将空余部分添完整。

　　 MOV P1，#0FFH

　　 LOOP1 ：MOV R4，#0FFH

　　 --------

　　 MOV R3，#00H

　　 LOOP2 ：MOV A，P1

　　 --------

　　 SUBB A，R3

　　 JNZ SKP1

　　 --------

　　 SKP1：MOV C，70H

　　 MOV P3.4，C

　　 ACALL DELAY ：此延时子程序略

　　 --------

　　 AJMP LOOP1

13、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？

14、请用HDL描述四位的全加法器、5分频电路。

15、简述FPGA等可编程逻辑器件设计流程。

16、同步电路和异步电路的区别是什么？

17、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。

18、描述反馈电路的概念，列举他们的应用。19、放大电路的频率补偿的目的是什么，有哪些方法？

20、画出CMOS电路的晶体管级电路图，实现Y=A.B+C(D+E)

21、请分析如下电路所实现的功能。

22、A）

　　＃i nclude

　　 void testf(int*p)

　　 {

　　 *p+=1;

　　 }

　　 main()

　　 {

　　 int *n,m[2];

　　 n=m;

　　 m[0]=1;

　　 m[1]=8;

　　 testf(n);

　　 printf("Data value is %d ",*n);

　　 }

　　 ------------------------------

　　＃i nclude

　　 void testf(int**p)

　　 {

　　 *p+=1;

　　 }

　　 main()

　　 {int *n,m[2];

　　 n=m;

　　 m[0]=1;

　　 m[1]=8;

　　 testf(&n);

　　 printf(Data value is %d",*n);

　　 }

　　下面的结果是程序A还是程序B的？

　　 Data value is 8

　　那么另一段程序的结果是什么？

23、用简单电路实现，当A为输入时，输出B波形为：A: B:

24、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。

25、锁相环有哪几部分组成？

26、人的话音频率一般为300~3400HZ，若对其采样且使信号不失真，其最小的采样频率应为多大？若采用8KHZ的采样频率，并采用8bit的PCM编码，则存储一秒钟的信号数据量有多大？

27、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么？

28、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。

29、数字滤波器的分类和结构特点。

30、DAC和ADC的实现各有哪些方法？

31、描述CMOS电路中闩锁效应产生的过程及最后的结果？

32、什么叫做OTP片、掩膜片，两者的区别何在？

33、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？

34、请描述一下国内的工艺现状。

35、请简述一下设计后端的整个流程？

36、有否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？

37、半导体工艺中，掺杂有哪几种方式？

38、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？

39、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？

40、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？

简述51单片机的I/O口结构及I/O端口的存取方法。

二、写出51单片机的寻址方式。

三、画出一个1101的序列检测电路。

请你画出由普通运算放大器组成、放大10倍的低频信号放大电路图。

? 对于汽车直流电源，电源采用如下滤波方式，L电感和C1、C2选择多少合适？L为100UH、1mH哪种较好？

+12V

C1输入

C2输出

?简述状态机的设计原理。

?简述实时操作系统的任务调度算法。

?请用C51语言编写一个函数：将两个ASCII码转换成一字节的BCD码。

?请用C或者51汇编语言编写使用冒泡算法对16进制字串str[]从小到大排列。

?十、简述你本人独立负责的一个产品开发过程。

四分析设计

1.波形变换题目

从正弦波->方波->锯齿波->方波,设计电路

2.74161计数器组成计数电路,分析几进制的

3.用D触发器构成2分频电路

有关于

1.TIC6000 DSP

2.二极管

3.RISC

4.IIR

16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华

为）

T3setup>T+T2max,T3hold>T1min+T2min

数字电路

1、同步电路和异步电路的区别是什么？（仕兰微电子）

2、什么是同步逻辑和异步逻辑？（汉王笔试）

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用非同步電路設計。

异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。

3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）

4、什么是Setup 和Holdup时间？（汉王笔试）

5、setup和holdup时间,区别.（南山之桥）

6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）

7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA

2003.11.06 上海笔试试题）

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。

建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现

stability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微

电子）

9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）

常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之

间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需

要在输出端口加一上拉电阻接到5V或者12V。

cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.

ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.

用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.

11、如何解决亚稳态。（飞利浦－大唐笔试）

解决方法：

1 降低系统时钟频率

2 用反应更快的FF

3 引入同步机制，防止亚稳态传播

4 改善时钟质量，用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量要大。

12、IC设计中同步复位与异步复位的区别。（南山之桥）

?同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

13、MOORE 与 MEELEY状态机的特征。（南山之桥）

??? Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这

14、多时域设计中,如何处理信号跨时域。（南山之桥）

? 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。

跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）

Delay < period - setup – hold

T3setup>T+T2max,T3hold>T1min+T2min

17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决

定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）

T+Tclkdealy>Tsetup+Tco+Tdelay;

Thold>Tclkdelay+Tco+Tdelay;

18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA

2003.11.06 上海笔试试题）

关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。

20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，

使得输出依赖于关键路径。（未知）

21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优

点），全加器等等。（未知）

22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）

卡诺图化简：一般是四输入，记住00 01 11 10顺序，

0? 1? 3? 2

4? 5? 7? 6

12 13 15 14

8? 9? 11 10

24、please show the CMOS inverter schmatic,layout and itscross sectionwith P-

well process.Plot its transfer curve (Vout-Vin) And alsoexplain the

operation region of PMOS and NMOS for each segment of thetransfer curve? （威

盛笔试题circuit design-beijing-03.11.09）

25、To design a CMOS invertor with balance rise and falltime,please define

the ration of channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等

27、用mos管搭出一个二输入与非门。（扬智电子笔试）

28、please draw the transistor level schematic of a cmos 2input AND gate and

explain which input has faster response for output risingedge.(less delay

time)。（威盛笔试题circuit design-beijing-03.11.09）

29、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。（Infineon笔

30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）

31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）

input a,b;

output c;

assign c=a?(~b):(b);

32、画出Y=A*B+C的cmos电路图。（科广试题）

33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）

? 以上均为画COMS电路图，实现一给定的逻辑表达式，

35、利用4选1实现F(x,y,z)=xz+yz'。（未知）

??? x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，1

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。

??? 化成最小项之和的形式后根据~(~(A*B)*(~（C*D）))=AB+CD

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）

?? 思路：得出逻辑表达式，然后根据输入计算输出

38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什

么？1）INV??2）AND?? 3）OR?? 4）NAND?? 5）NOR?? 6）XOR? 答案：NAND（未知）

39、用与非门等设计全加法器。（华为）

40、给出两个门电路让你分析异同。（华为）

a)?什么是Setup?和Holdup时间？?
???setup数据先于时钟的最小时间
???holdup数据有效保持时间
b)?什么是竞争与冒险现象？怎样判断？如何消除？?
???电路时延造成的有用逻辑组合外的干扰信号
???判断电路是否存在竞争-冒险现象的一种方法是将电路输出函数画成卡诺图分析
???增加冗余项的可以消除电路的冒险
c)?请画出用D触发器实现2倍分频的逻辑电路？?
???/Q接D，CK输入，Q输出。
d)?什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
???在工程实践中，有时需要将几个门的输出端并联使用，以实现与逻辑，称为线与逻辑
???集电极开路门
e)?什么是同步逻辑和异步逻辑？
???电路中的存储器件为时钟控制触发器，各触发器共用同一时钟信号为同步逻辑
???电路中的存储器件可以是时钟控制触发器、非时钟控制触发器或延时器件，电路没有统一的???时钟信号为异步逻辑。
f)?请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接?口、所存器/缓冲器）。
?不用画图了
g)?你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？?
???不可以，TTL与COMS相互之间的电源电压和输入、输出电平及电流不相同，它们之间的连接必须通过电平转换或电流转换电路
2、?可编程逻辑器件在现代电子设计中越来越重要，请问：
a) 你所知道的可编程逻辑器件有哪些？
FLEX8000?MAX7000?ATF1504?…………….
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。?
--Quad?D-Type?Flip-flop
library?IEEE;
use?IEEE.Std_logic_11***.all;
entity?HCT273?is??
???port(D?:?in?std_logic_vector(7?downto?0);
?????????Q?:?out?std_logic_vector(7?downto?0);
?????????CLRBAR,?CLK?:?in?std_logic);
end?HCT273;
architecture?VER1?of?HCT273?is
begin
???Q?<=?(others?=>?'0')?when?(CLRBAR?=?'0')?
????????????else?D?when?rising_edge(CLK)
????????????else?unaffected;
end?VER1;
3、?设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包?括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
框图----SCH----网络表----元件库----PCB----线路板加工----组装调试----评价----改进----OK,?应注意的问题太多了，检查检查再检查！

汉王笔试
下面是一些基本的数字电路知识问题，请简要回答之。?
a)?什么是Setup?和Holdup时间？?
b)?什么是竞争与冒险现象？怎样判断？如何消除？?
c)?请画出用D触发器实现2倍分频的逻辑电路？?
d)?什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？?
e)?什么是同步逻辑和异步逻辑？?
f)?请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接?

口、所存器/缓冲器）。?
g)?你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？?
2、?可编程逻辑器件在现代电子设计中越来越重要，请问：?
a)?你所知道的可编程逻辑器件有哪些？?
b)?试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。?
3、?设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包?
括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
飞利浦－大唐笔试归来
1，用逻辑们和cmos电路实现ab+cd?
2.?用一个二选一mux和一个inv实现异或?
3.?给了reg的setup,hold时间，求中间组合逻辑的delay范围。?
4.?如何解决亚稳态?
5.?用verilog/vhdl写一个fifo控制器?
6.?用verilog/vddl检测stream中的特定字符串?
信威dsp软件面试题～
)DSP和通用处理器在结构上有什么不同，请简要画出你熟悉?
的一种DSP结构图?
2)说说定点DSP和浮点DSP的定义（或者说出他们的区别）?
3）说说你对循环寻址和位反序寻址的理解?
4）请写出【－8，7】的二进制补码，和二进制偏置码。?
用Q15表示出0.5和－0.5?
扬智电子笔试
第一题：用mos管搭出一个二输入与非门。?
第二题：集成电路前段设计流程，写出相关的工具。?
第三题：名词IRQ,BIOS,USB,VHDL,SDR?
第四题：unix?命令cp?-r,?rm,uname?
第五题：用波形表示D触发器的功能?
第六题：写异步D触发器的verilog?module?
第七题：What?is?PC?Chipset??
第八题：用传输门和倒向器搭一个边沿触发器?
第九题：画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱