学习一款mcu，首先要熟悉它的时钟系统，这样才能更好地学习其他片上外设。这里为了方便理解，我先说明各个模块的原理，最后贴上大图，然后会有一个全面的总结，相信这样会更容易理解。
430的UCS结构从左往右就是：产生时钟源→产生时钟信号，产生的时钟信号供挂载在相应总线上的外设使用。
MSP430F5529的UCS类似与STM32中的RCC时钟树，二者有类似的逻辑结构，只不过stm32的时钟源（HSE,HSI,LSE,LSI）产生的过程比430简单许多，430的几个时钟源（XT1CLK,XT2CLK,VLOCLK,REFOCLK,DCOCLK,DLOCLKDIV）在产生时还有一些基础的配置。
一、时钟源列举
这里可能会有同学会质疑DCOCLKDIV是否为时钟源，因为官方手册上说明的是五种。因为DCOCLKDIV是由时钟源DCOCLK分频得到，算不上一个嫡系的“时钟源”，但是它可以被用来产生后面的三大时钟信号，利用数学上的术语，不妨将它设为时钟源，嘿嘿。但如果能对此产生质疑，我相信你已经很快就要拿下时钟树这一块了。
- XT1CLK：XT1振荡器时钟。
- XT2CLK：XT2振荡器时钟。
- VLOCLK：内部超低功耗低频振荡器时钟。
- REFOCLK：内部修整低频振荡器时钟。
- DCOCLK：数字控制振荡器时钟。
- DCOCLKDIV数字控制振荡器分频时钟。
二、时钟信号列举
这里产生的时钟信号可供外设使用，和STM32中的PCLK1,PCLK2等时钟具备同等地位。
- ACLK：系统辅助时钟，供独立外设模块使用。
- MCLK：系统主时钟，供CPU和系统使用。
- SMCLK：?子系统时钟，供独立外设模块使用。
三、时钟源产生模块分析?
1、OSC模块，产生三个时钟源
- XT1CLK:XT1振荡器时钟，当XT1BBYPASS控制位配置为0时，XT1通过XIN,XOUT引脚外接了一个振荡器（可以是手表晶体振荡器、标准振荡器，谐振器），低频态（LF）接入晶振频率为32768Hz（最大不能超过40KHz），高频态（HF）接入晶振频率为4-32MHz。注意，配置LF、HF时，需要通过XCAP控制位配置相关负载电容（load capacitance），这样就能产生XT1CLK；当XT1BBYPASS控制位配置为1时，XT1部分停止工作，模块进入旁路模式，用XIN引脚上的时钟信号作为XT1CLK，当晶体不能产生用户所需要的频率，或者用户对时钟进度，起振条件等有特殊要求时，430会允许这样的操作。
- VLOCLK:内部超低功耗低频振荡器时钟，典型值10KHZ,为不需要精准时基的应用提供低成本超低功耗的时钟源。
- REFOCLK:内部修整低频振荡器时钟,典型值为32768Hz。
2.FLL（锁频环）模块，产生2个时钟源，FLL和STM32中的PLL（锁相环）十分类似，通过SELREF控制位选择时钟源XT1CLK,VLOCLK,XT2CLK(如可用)，得到自己的基准时钟（FLLREFCLK），再通过内部操作得到一些时钟源，这个模块可以利用其他时钟源进而得到更加灵活范围的时钟信号。
- DCOCLK: 数字控制振荡器时钟，由FLL稳定后得到，可由软件配置DCORSEL,DCO,MOD控制位得到灵活的时钟信号输出。
- DCOCLKDIV:由DCOCLK分频后得到。
3.XT2模块，产生一个时钟源XT2CLK,该模块的特征与XT1的高频态相同，外接晶振，可配置XT2BYPASS将XT2IN引脚输入的时钟信号提供给MCU使用，原理与XT1相似。
- ?XT2CLK:XT2振荡器时钟，产生原理与XT1CLK相似。
四、时钟信号产生模块分析
?从上到下分别是ACLK模块，MCLK模块，SMCLK模块，信号产生前需要通过分频和使能。
1、ACLK
系统辅助时钟，供独立外设模块使用。图中可以看出，左边产生的六种时钟源都可以通过选择用来产生ACLK，ACLK可以被1，2，4，8，16，32分频输出到引脚上供外部使用。
2、MCLK
系统主时钟，供CPU和系统使用。和ACLK一样，选择时钟源再通过处理产生MCLK。但不具备输出到引脚的特性。
3.SMCLK：子系统时钟，供独立外设模块使用。产生原理和MCLK相同。
五、UCS模块总结
看到这里再看这张大图应该会有自己的理解了。我再总结一下，总的来说就是：产生时钟源→时钟信号产生，对整体有些把握后，就可以去学习UCS相关寄存器和库函数了。
对于图中一些细小的点我这里记录的可能会有缺失，随着我的学习我会不断改进更新。对于某些功能的理解也可能会有些错误，我都是啃原英文文档的，难免有会错意的时候，还请大家在评论区指正。
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