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14. "System Signal Selection"页
前言
尽管FPGA的并行传输，可以让其数据传输的效率大大提高。由于FPGA自身时钟频率只能达到百兆赫兹级别，数据传输的速率相对来说来说还是有一些局限性，且内部的存储空间往往不能满足大数据容量需求。对于一些高速设计在数据存入、读出时会选择用DDR3 SDRAM 存储器。且目前DDR 存储器的应用范围很广泛。
而 DDR 存储器的控制是非常麻烦的。XILINX公司则为了加快用户产品开发速度，缩短开发周期，给出了 DDR 存储控制器 的 IP 可供用户配置使用。
本篇文章就MIG IP核的配置做详细阐述。
设计环境：VIVADO IDE 2018.3
IP 版本：v4.2
硬件平台：武汉芯路恒科技ACX720开发板
Xilinx FPGA芯片型号：xc7a35tfgg484-2
MIG IP核 配置
1.检索 IP
2.首页
?3.“Output Options”页
说明：AXI4 接口，主要用于CPU随机访问，用于CPU和FPGA通信。不勾选则使用native接口，相对来说更好控制。
4.“Pin Compatible FPGAs”页
?说明：
引脚兼容性选择，可选择同系列的其他型号FPGA引脚。一般在产品升级要更换FPGA芯片时可以勾选相应的FPGA型号。
5.“Memory Selection”页
?6.“Controller Options”页
?说明：
1、时钟频率：指的DDR3工作的接口时钟频率。
2、物理层的时钟频率与控制器时钟频率的比例：物理层时钟频率指的就是上面选择的时钟频率，是DDR3的接口频率。而控制器在FPGA内部。
3、存储器类型：
? ? ? ? Components：单独的内存，非内存条；
? ? ? ? RDIMMS：带寄存器的双列直插式内存模块；
? ? ? ? UDIMMS：无缓冲的双列直插式内存模块；
? ? ? ? SODIMMS：小型内存模块；
4、配置DDR3存储器型号（仅当当前无可匹配存储器可选时）：
5、 执行顺序模式选择：
? ? ? ? Normal：会对指令进行优化，提高DDR3的存取效率；
? ? ? ? Strict：严格按照所指定的指令运行。
7.“AXI Parameter Options”页
?8.“AXI Parameter”页
?9.“Memory ?Options”页
?10.“FPGA? Options”页
?11.“Extended FPGA Options”页
?12.“IO Planning Options”页
?说明：仅是仿真查看，勾选第一个，没有实际的板子，想通过仿真确定最优的BANK 选择；
? ? ? ? ? ? 板级调试选第二个，第二个指的是固定输出，已经有实际的板卡调试。
13.“Pin/Bank Selection”页
说明：
1、结合原理图，为DDR3分配 IO 和 BANK。IO管脚选择好之后，BANK Number 和 Byte Number 会自动分配好。
2、可以用现成的ucf文件读取。
3、分配完成后，点击右下角Validate 进行验证。无误后弹窗提示，点击 OK 即可。
14. "System Signal Selection"页
15.“Summary”页?
?16.“Simulation Options”页
?17.“PCB information”页
? ? ? ? 无需配置。
18.“Design Notes”页
参考说明
[1].小梅哥 Xilinx FPGA 自学教程 v2.0
[2].Xilinx FPGA应用进阶——通用IP核详解和设计开发，黄万伟，董永吉等
[3].官方文档
