[嵌入式] 用FPGA实现流水灯

????????如果大家之前玩过单片机肯定知道，流水灯实验绝对是一个经典的例程，其效果是让排成一排的 led 灯依次闪亮，其原理就是依次控制每个连接到 led 灯的 I/O 电平的高低，我们本次的实验是让 led 灯依次闪亮的间隔为0.5s，也就是让 led 灯每次只亮一个，每次亮的时间为 0.5s。

? ? ? ? 下面是LED灯原理图

?????????首先用Visio软件进行绘图：先将时钟和复位的波形画出，如图所示，这两个是输入信号，所以我们用绿色标注。因为 led 灯依次闪亮的间隔时间为 0.5s，所以肯定需要一个计数器计数0.5s 的时间，我们现在应该已经掌握如何根据时钟的频率来计算需要计数多少个数了，可以很快的计算出在系统时钟 50Mhz 的频率下计 0.5s 的时间需要计数的个数为 25_000_000个，即计数器需要从 0 计数到 24_999_999，我们产生一个名为 cnt（如果计数器需要多个，取名时可以以时间进行区分）的计数器，然后还产生一个 cnt_flag 脉冲标志信号作为流水切换的标志，cnt_flag 脉冲标志信号每当计数器每计数到 24_999_998 时拉高并只产生一个时钟的高电平。流水的效果对应于 led 灯是一个怎样的状态呢？每次只亮一个 led 灯，且亮 0.5s 后熄灭，下一个邻近的 led 灯亮，然后循环往复，在波形上我们也很容易表达，led_out 控制的 4 个小灯初始状态为最右边的亮，其余的都处于熄灭状态，管脚电平状态为 4’b1110，每当 cnt_flag 脉冲标志信号为高电平时亮的 led 左移一个，其余的 led 灯熄灭，管脚电平状态变为 4’b1101。

???????? 下面进行代码段的编写

module water_led
#(
    parameter CNT_MAX = 25'd24_999_999
)
(
    input wire sys_clk,
    input wire sys_rst_n,
    
    output wire [3:0] led_out
);

reg [24:0] count;
reg [1:0] count_flag;
reg [3:0] led_out_reg;

always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        count <= 24'b0;
    else if(count == CNT_MAX)
        count <= 24'b0;
    else 
        count <= count + 1'b1;
        
always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        count_flag <= 1'b0;
    else if(count == CNT_MAX-1)
        count_flag <= 1'b1;
    else 
        count_flag <=1'b0;
    
always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        led_out_reg <=  4'b0001;
    else    if(led_out_reg == 4'b1000 && count_flag == 1'b1)
        led_out_reg <=  4'b0001;
    else    if(count_flag == 1'b1)
        led_out_reg <=  led_out_reg << 1'b1; 
 
assign led_out = ~led_out_reg;

endmodule

????????注释：如果代码第 46 和 47 行去掉，上板后会发现在一轮流水后就全部熄灭了，不会循环流

水，因为左移溢出后就全为 0 了。

????????我们进行了RTL视图如下：

????????下面进行仿真文件的编写：

`timescale 1ns/1ns

module tb_water_led();

reg sys_clk;
reg sys_rst_n;
wire [3:0] led_out;

initial 
    begin
        sys_clk = 1'b0;
        sys_rst_n <= 1'b0;
        #20
        sys_rst_n <= 1'b1;
    end
    
always #10 sys_clk = ~sys_clk;

water_led 
#(
    .CNT_MAX (25'd24)
)
water_led_inst
(
    .sys_clk (sys_clk ), 
    .sys_rst_n (sys_rst_n ), 

    .led_out (led_out ) 
);

endmodule

? ? ? ?打开 ModelSim 执行仿真，仿真出来的波形如图所示，我们让仿真运行了 5us，可以发现led_out 信号可以实现循环左移的功能，且每次左移的位置都是在 cnt_flag 脉冲标志信号为高电平的时候进行的，且 cnt_flag 脉冲标志信号拉高的位置都是正确的，然后我们就可以下板验证了。

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