硬件连接：

一个串口有三个引脚，接收引脚（RX）、发送引脚（TX）、地。A/B的接收引脚连接B/A的发送引脚,A和B的地相连。

通讯的前提：

1.接收和发送双方约定并设置相同的波特率

2.规定好数据结构：开始位+数据位+校验位+结束位

常见的表达方式如：115200,8,n,1

115200为波特率，每秒发送的数码个数常用的有9600bps,115200bps，如果波特率是9600bps,则表示为9600,8,n,1

8表示有8个数据位

n表示校验模式

1表示一个停止位

如何传送1byte数据：

1.空闲：没有数据传输时，处于空闲状态，电平一直处于“1”（这个“1”不一定是高电平，得看使用哪种接口）

2.启动：从“1”拉到“0”，并保持一个bit时间,接收方就知道准备要发送，接收方的计数器开始计数，每个数据位有相同的计数值

3.传送：发送端每一个bit时间根据数据驱动相应的电平，接收端根据计数值在一个bit的时间中间进行采样，根据电平转换成数据

4.停止：发送完8bit数据位后，发送端电平重新拉回“1”。接收端计数器数到规定的计数值，并接收到“1”后，接收方也停止。

在芯片内部：

芯片内部，接收端口和发送端口都连着一个FIFO和移位寄存器。
发送时，数据被写入发送FIFO。如果UART 被使能，则会按照预先设置好的参数（波特率、数据位、停止位、校验位等）开始发送数据，一直到发送FIFO 中没有数据。一旦向发送FIFO 写数据（如果FIFO 未空），UART 的忙标志位BUSY 就有效，并且在发送数据期间一直保持有效。BUSY 位仅在发送FIFO 为空，且已从移位寄存器发送最后一个字符，包括停止位时才变无效。即 UART 不再使能，它也可以指示忙状态。

发送逻辑对从发送FIFO 读取的数据执行“并→串”转换。控制逻辑输出起始位在先的串行位流，并且根据控制寄存器中已编程的配置，后面紧跟着数据位（注意：最低位 LSB 先输出）、奇偶校验位和停止位。
　　在检测到一个有效的起始脉冲后，接收逻辑对接收到的位流执行“串→并”转换。此外还会对溢出错误、奇偶校验错误、帧错误和线中止（line-break）错误进行检测，并将检测到的状态附加到被写入接收FIFO 的数据中。

FIFO 操作

　　FIFO 是“First-In First-Out”的缩写，意为“先进先出”，是一种常见的队列操作。 Stellaris 系列ARM 的UART 模块包含有2 个16 字节的FIFO：一个用于发送，另一个用于接收。可以将两个FIFO 分别配置为以不同深度触发中断。可供选择的配置包括：1/8、 1/4、1/2、3/4 和7/8 深度。例如，如果接收FIFO 选择1/4，则在UART 接收到4 个数据时产生接收中断。

　　发送FIFO的基本工作过程：?只要有数据填充到发送FIFO 里，就会立即启动发送过程。由于发送本身是个相对缓慢的过程，因此在发送的同时其它需要发送的数据还可以继续填充到发送 FIFO 里。当发送 FIFO 被填满时就不能再继续填充了，否则会造成数据丢失，此时只能等待。这个等待并不会很久，以9600 的波特率为例，等待出现一个空位的时间在1ms 上下。发送 FIFO 会按照填入数据的先后顺序把数据一个个发送出去，直到发送 FIFO 全空时为止。已发送完毕的数据会被自动清除，在发送FIFO 里同时会多出一个空位。

　　接收FIFO的基本工作过程：?当硬件逻辑接收到数据时，就会往接收FIFO 里填充接收到的数据。程序应当及时取走这些数据，数据被取走也是在接收FIFO 里被自动删除的过程，因此在接收 FIFO 里同时会多出一个空位。如果在接收 FIFO 里的数据未被及时取走而造成接收FIFO 已满，则以后再接收到数据时因无空位可以填充而造成数据丢失。

　　收发FIFO 主要是为了解决UART 收发中断过于频繁而导致CPU 效率不高的问题而引入的。在进行 UART 通信时，中断方式比轮询方式要简便且效率高。但是，如果没有收发 FIFO，则每收发一个数据都要中断处理一次，效率仍然不够高。如果有了收发FIFO，则可以在连续收发若干个数据（可多至14 个）后才产生一次中断然后一并处理，这就大大提高了收发效率。

　　完全不必要担心FIFO 机制可能带来的数据丢失或得不到及时处理的问题，因为它已经帮你想到了收发过程中存在的任何问题，只要在初始化配置UART 后，就可以放心收发了， FIFO 和中断例程会自动搞定一切。