[嵌入式]如何动态改变FPGA的PLL的输出时钟频点？

PLL的输入时钟频点有两种125MHz和156.25MHz，输出为固定的25MHz

Altera PLL Reconfig IP能实现动态改变PLL的所有参数(频点、相位、带宽)。

有两种实现办法：

方案1：复杂但灵活，通过AVALON MM接口将参数配置到Altera PLL Reconfig IP的寄存器里面。需要知道参数怎么计算的，参数计算有点难度。能动态配置M、N和C来改变频点。Post-scale output counter?,Feedback counter(M),prescale counter(N)

方案2：简单但受限，将多种参数.mif文件提前写到ROM内部，通过不同的基地址来切配置。这种简单，但是只能实现自己预置的几种参数。ROM内部有几份参数，先

wr(address=000000 ,data=1bit0),//设置模式为wait_req_mode

wr(address=011111 ,data=9bit基地址),//设置起始地址

wr(address=000010 ,data=1bit任意值)//开始

需要注意重配置的时钟信号mgmt_clk可以是free run时钟，不一定要同源。