3.RX模块设计
经过TX模块的设计分析之后，现在对RX是不是就不那么惧怕啦？我们还是按照老规矩来拆解这个模块：
逻辑关系：
rx表示接收到的单bit的数据；rx_data表示生成的并行数据；rx_ready表示能否接收的状态信号。
设计思路：
（1）看输出，rx_data和rx_ready。而rx_data来源于rx，由单bit数据经过串行转并行生成，而rx_ready取决于当前状态，当模块正处于接收数据（单bit值）的时候置0——表示不能接收新的data，当模块接收完数据（单bit值）后就置1——表示可以开始接收新的data了。
（2）串转并的整个过程如下：
①IDLE：从usrt的协议图可以知道，此刻如果检测到下降沿，就表示进入START阶段。如果没有检测到就一直停留在IDLE阶段。
1）如何检测下降沿呢？要知道，前面tx模块设计的时候就说过，当tx在START环节会生成一个tx<='b0，所以接收的时候也一定会收到这个start_bit。此时就可以借助延迟打拍，对比前后级的数据特点来做判定。
