本节我们以中芯国际公司官网提供的28HKC+工艺为例，介绍工艺技术相关特性参数，如下图。
?1~2——工艺节点及平台
工艺为28HKMG, HKC+是中芯命名的平台名称（并不在图中），相当于台积电及联华电子的HPC+工艺。
3~4——核心器件类型及电压（Core Device）
核心器件是逻辑电路最低标准工作电压以及用得最多的器件，其直接决定了电路的速度和功耗。我们常常说的一个芯片包含了多少亿的晶体管，最主要的就是core device。这里面很大一部分又叫core nominal device，这种器件的length是按照工艺节点最小尺寸设计的，如28nm对应的channel length理论上就是28nm，当然实际上会有差异。这部分器件的电压是0.9V,对于28PS而言会略大一点，处于1.0~1.1V之间，究其原因是28PS的等效氧化层厚度要相对大一些。图中提到了三种不同阈值电压的核心组件，实际上根据中芯官网提供的资料，这是4选3，如下图展示，在4种核心器件中选择3个。这4种器件分别是标准阈值电压器件(RVT(Regular Vt)或者SVT(Standard Vt))，高阈值电压器件(HVT(High Vt)，低阈值电压器件(LVT(Low Vt)，超低阈值电压器件(ULVT(Ultra Low Vt)，通常ULVT用得较少。器件如名，意味着阈值电压的相对高低，阈值电压越高代表速度越慢，功耗越小，需要设计者根据不同的电路需求进行选择。
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5——输入输出器件
这部分就是常说的IO器件，相对于核心器件，输入输出用的都是厚栅氧层，相应的最小沟道长度也会相应增大。对于28nm的1.8V的IO，其最小沟道长度在100nm以上。由于沟道长度较大，这些器件有时候甚至不用去做PKT，工艺相对简单，厉害的设计甚至可以把所有IO器件相关的离子注入工序都整合到核心器件的制程里。如下图，我们看到还有一个2.5V的输入输出，实际上这和1.8V是冲突的，二者只能择一。因为在工艺里，这两个的主要区别在于形成厚栅氧化层的厚度不一样，但是厚栅氧形成的步骤只有一步，只能是某一种。有人要问，那以同样的步骤多做一个区域，形成不同厚度的厚栅氧行不行？这可能只在理论上可行，但是没必要。一是电路设计方面往往只需要一种电压的输入输出即可；二是工艺角度，同样重复的流程会导致有源层边缘的浅隔离氧化物进一步被酸腐蚀，divot及step height的问题会加深到无法应对的窘境，所以工艺方面也会迫使设计不要去搞事情，用一种就够了。对于过载IO或者低载IO，并没有多余的工艺步骤，都是整合到对应的IO制程里去的，属于你爱用不用的类型，反正你敢设计我就敢做，也不用多出钱。最后说一句，IO器件相对于核心器件数目上要少很多，甚至可以有水平方向放poly gate的。
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6. SRAM类型
SRAM是逻辑芯片集成度最高的地方，虽然它里面的晶体管并不是节点意义最小沟道长度，但是其沟道宽度却非常小，甚至比核心器件的narrow width器件要更小。对于28nm而言，SRAM的晶体管沟道宽度往往都小于100nm，是工艺里最容易出问题的地方，其在版图上都是大块重复排列的区域，在器件匹配上要求很高。由于其本身的复杂性，一般Foundary在开发制程时，都会先去做纯SRAM制程的良率，这部分做起来了，再结合逻辑部分做数字与模拟模块。目前主流工厂里，28PS的SRAM分为4个类型，128/155/240/315，数字指的是SRAM基本单元的面积，单位是10-3μm2。其中128/155都是6个晶体管构成一个基本单元，两个pull up(PMOS），两个pull down(NMOS)，再加两个pass gate(NMOS)。240比较特殊，有6T的结构也有8T的结构，8T指的是多了两个pass gate，这样的好处是电路可以用时进行读写操作，劣势就是加大了面积，一般芯片里比重很小，甚至没有，而315的SRAM一定是8T的。8T的SRAM工艺不尽相同，有些可以整合到6T的制程里，有的必须加入额外的离子注入步骤，以达到对器件特性的调整。实践中也存在客户定制SRAM大小的案例，都是往大了做，这样做的需求往往是为了抗辐射抗干扰，比如你要送往外太空的芯片。
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7——?应力技术与硅锗
应力技术是先进制程用来改善器件驱动能力的有效手段。我们试想，当工艺节点也就是最小沟道长度固定后，怎么在尽量保证阈值电压的基础上提升开态电流？我们把MOS饱和电流公式放下面
我们看看如何增加驱动能力，也就是增加饱和电流。
沟道长度L固定了，加大沟道宽度可不可以？可以，但是提升有限，因为电路密度是个硬关系，这样会大幅度减小晶体管数目，而且很多时候我们都是看线电流，即单位宽度的电流大小，宽度在一定阈值以上对这个参数影响是微乎其微的。
那增加栅氧电容可不可以？可以，并且每代制程都已经尽力再做了。栅氧做薄，并提升介电常数以改善Cox，但是不能一直往下做，因为漏电控制不住了，幅度有限。其实这个方法也是HK到HK+一个重要的改善措施。
那Vgs增大行不行？答案是很不可以，一般测试时上限我们会给到110%，这个基本是过载的极限了，会影响器件寿命。再往上，栅氧层扛不住了，漏电击穿等问题随之来临。
最后，还剩一个迁移率μ。对，这就是应力技术的主打方向，我改善你的迁移率还不行吗！
目前平面逻辑工艺的应力技术主要有这么几个
（1）应变记忆技术SMT (Stress Memorized Technology)
这个主要改善NMOS迁移率，提升20%左右，对PMOS会有负面作用，但是影响可以忽略。原理是通过不同材料间的热失配，制造出对于NMOS沟道方向具有拉伸应力的效果，以改善电子迁移率。所谓的记忆是指应力施加过后，将相应的牺牲层去除，其对沟道的应力大体都还在，不会随之退回到施加应力之前的状态。
（2）高张力及高压力薄膜技术
张力改善电子迁移率，压力改善空穴迁移率，分别沉积不同类型的薄膜到对应区域，以改善开态电流。实际上很多制程里也叫做dual CESL（Contact etching stop layer），这些薄膜不会被去除掉，最终作为接触孔蚀刻的其中一个停止层。大多数工艺用的还是单个的，也就是只对NMOS做改善，PMOS区域同样盖上高张力的薄膜。值得注意的是，无论是single还是dual，SRAM的PMOS区域始终都只有高张力薄膜。
（3）沟道锗IMP注入技术
这是在做阱的时候就在PMOS channel区域打入一定剂量的锗，通过Ge的占位改变沟道应力，对空穴迁移率有一定改善，但是改善有限，用的很少，有些20nm的制程会用到。
（4）沟道锗硅应力技术
沟道锗硅应力技术在文献里说到较多，就是在沟道的硅上长一层薄硅锗薄膜。这可以调节功函数并且在增大PMOS的空穴迁移率。实际目前多数主流逻辑foundary很少采用，在一些特别应用的制程里，如MG first，处于对整体thermal budge的考虑，会加入此种应力技术。
（5）源漏嵌入式锗硅应力技术
这个是主流28nm开始必备的先进应力技术，也是为了改善本来就不太跟得上的PMOS的空穴迁移率，通过对源漏区域进行深挖槽，再进行外延生长填充硅锗，通过晶格系数的失配对PMOS的硅沟道方向产生压力，进而改善PMOS迁移率。这个技术其实很不好做，了解工艺的应该知道，市场上的资深外延工程师是很吃香的，而且很难找，某家大公司花300万也没有找到合适的外延专家。而且，与大众目前的印象不同的是，先进制程里我们被美国卡住的可不是光刻机那么简单，外延的技术和设备现在也都是限制进口的，内地foundary很难订到单，只听说去年内地某家台企在经过重重磨难后又拿到了几台的指标。当然，目前国产化机台也是呼声很高，比如光刻机可以做到28nm了。姑且不谈性能方面，单说国产化机台，实际上最落后的国产化工艺机台是离子注入相关的，有报告显示这方面的国产化甚至还没有到90nm。不仅如此，很多离子注入的原材料大陆也是禁运的，以后我们会提到，同样是掺杂硼元素，可以有着不同的化合物，对于器件特性而言，却有其微妙之处。总的来说，国产化，是一条漫长的任重道远之路。
更先进的制程还会有硅碳应力技术以改善NMOS迁移率等等。
8——毫秒级退火
这个是指laser spike anneal的工序，简单说就是微操，可以电阻和器件指标做一个区别操作，因为要用传统的热退火，往往都是阻值电性结深什么的一块跟着跑，很难精细控制。比如40nm之前往往最后放一道热退火就够了，到了28nm，多加了一道毫秒级退火。其工艺步骤倒是没有复杂之处，复杂在机台本身。
9.工艺选层组合1P10M
1P指的是1层poly，逻辑电路基本都是1层poly，一些flash制程会有两层poly。10M这里面就复杂一些，首先10表示最多，往往6~8层就够了，这种制程越多越不好，一是defect的问题，二是应力的问题，太多了封装前后容易crack，而且从设计角度看这样增加了RC延迟不是。第二点，有些28nm的制程最大层数也可以是11，这个都要看工艺开发时的定版，会放在PDK手册里。第三点，这10层金属里不是一样的，但是肯定是大马士革铜制程。一般会分为最小设计规则(1x)的以及若干倍最小设计规则的(Nx，N=2,4,6,8)。一般来说结构如下，M1 + m层1x metal + 1层 Nx Top metal+（可选的UTM） + RDL(铝制程，非大马士革)+（可选的PI制程）。大部分的芯片6到9层足矣，当然我也见过个别夸张的直接干满11层铜制程，光罩层数多到可怕。RDL是铝制程，主要是为了互连线用的，方便封装，这层主要有28K和14.5K厚度供客户选择，但以28K为绝对主流。
10.——封装方式
这个也是供客户选择的，和客户本身设计有关系，和foundary厂关系不大，只不过很多时候出了问题封测厂都会来找麻烦，这里不介绍了，和封装相关的主要是工艺最后几层film stack。
11.——193nm浸润式光刻
这个很火了，不想多说了，没有immersion的foundary肯定不是美国的好朋友。。。当然有了也未必是。其实中芯在40nm就已经用了这个去做光刻，算不得28独特的了，当然更原始的制程我也见过用immersion的。。。为啥？产能！产能！空着就是损失啊。所谓的关键层就是指这么几层，前段包括active、poly、CT，后段包括所有的1x metal和Via。这些都是比较难做的工艺步骤。在28nm工艺里，还用到的光刻光源包括193nmArF(Wet)，243nmKrF以及i-line(365nm)。前两者是准分子激光器产生光源，后者包括有些人听到的g-line(436nm)则是高压汞灯中能量最高波长最短的光源，要知道波长越小，光刻分辨率越高。KrF基本上已经囊括了除了ArF(wet)外其他的所有光照层，除了最后做钝化层的曝光用的是i-line外。至于传说中的深紫外EUV，我也很想亲眼见见呐，那台躺在武汉的EUV不知道ASML还会不会有支持服务了，希望中芯国际可以尽早买到EUV机台，趁梁老爷子斗志昂扬之际能够取得新的突破。
下一节中，我们会简要介绍衬底相关的知识。
注：本节所有图片均来自于中芯国际集成电路制造有限公司官网，个别图片予以注释。