[嵌入式]Assertion断言介绍2-sequence

1.sequence基本操作符号

1.##n表示在n个时钟周期后，##0表示在当前周期，即交叠周期
//a拉高后1个周期，b也拉高
sequence a_b
	@(posedge clk) a ##1 b
endsequence
2.##[min:max]表示在一个范围内的时钟周期延迟。min、max必须是非负数，序列会在从min到max时间窗口中最早的时间来匹配
//a拉高后1个周期或者2,3,4,5个周期，b拉高
sequence a_b
	@(posedge clk) a ## [1:5] b
endsequence
3.$用来表示无穷大的周期(在仿真结束前)，但是一般不建议这么做，因为它会增大仿真评估序列的负担
sequence a_b
	@(posedge clk) a ## [1:$] b
endsequence
4.[*n]操作符号来表示重复。n必须为非负数，其不能为$
//a拉高一个周期，b拉高保持两个周期
sequence
	@(posedge clk) a ## 1 b[*2];
endsequence
5.[*m:n]来表示一定范围内的重复事件
/*
a ##1 b ##1 b ||
a ##1 b ##1 b ##1 b ||
a ##1 b ##1 b ##1 b ##1 b ||
a ##1 b ##1 b ##1 b ##1 b ##1 b ||
*/
sequence a_b
	@(posedge clk) a ## 1 b[*2:5]
endsequence
6.[=m] 用来表示一个事件的连续性，需要重复发生m次，但是并不需要在连续的周期内发生
//b[=3]表示b必须在3个周期内为1，但是并不需要是连续的3个周期
sequence a_b
	@(posedge clk) a ## 1 b [=3];
endsequence
7.[=m:n]表示从最小m到最大n的重复发生的非连续周期次数
8.a[*0]表示没有在任何正数时钟周期内有效

下列情形将满足此操作：

• 在从同一个起始点开始后，seq1和seq2均满足
• 满足的时刻发生在两个序列都满足的周期，即稍晚序列的满足时刻
• 两个序列的满足时间可以不同

(te1 ##2 te2) and (te3 ##2 te4 ##2 te5)

如果操作符两边的序列都是用来衡量采样信号而非事件时序，那么则要求在相同周期内，and左右两边的序列都应该满足条件

(te1 ## [1:5] te2) intersect (te3 ##2 te4 ##2 te5)

下列情形将满足此操作符：

• seq1和seq2都是从同一时刻被触发
• 最终满足seq1或者满足seq2
• 每一个序列的结束时间可以不同，结束时间以序列满足的最后一个序列时间为准

(te1 ##2 te2) or (te3 ##2 te4 ##2 te5)

//如果burst write长度为4，那么写的长度可以为1、2或者4
property BurstLengthValid
	@(posedge clk) disable iff (!rst)
	((burstLen==4) |->
		(wrlen==1) OR (wrlen==2) or (wrlen==4));
endproperty

assert property (BurstLengthValid)

//t1序列可以用来匹配te1##te2,te1##3te2,te1##4te2或者te1##5te2
sequence t1;
	te1 ## [2:5] te2;
endsequence
//此序列则是用来选择第一次匹配的时刻
sequence ts1;
	first_match(te1 ## [2:5] te2);
endsequence

//在burst模式信号拉低以后的2个周期时，irdy/trdy也应该连续7个周期内保持为低，同时burst模式信号也应该在这一连续周期内保持为低
sequence burst_rule1;
	@(posedge mclk)
		$fell(burst_mode) ##0
		(!burst_mode) throughout (##2 ((trdy==0)&&(irdy)) [*7]);
endsequence

//trdy需要在irdy下拉的一个周期后保持7个周期为低，同时irdy也将保持8个周期为低，以下序列会在第11个时钟周期满足
!trdy[*7] within (($fell irdy) ##1 !irdy[*8])

可以在sequence中使用if...else

//当master_req为高时，下一个周期，req1或者req2应该为高，如果req1为高，则下一个周期ack1为高，如果req2为高，则下一个周期ack2为高
property master_child_regs;
	@(posedge clk) master_req ##1 (req1 || req2)
	if(req1)
		(##1 ack1)
	else
		(##1 ack2);
endproperty
//在cache访问时，如果有cache lookup满足，那么状态机状态应该为READ_CHACHE,否则应该为REQ_OUT
property cache_hit_check
	@(posedge clk) (state==CACHE_LOOKUP) ##1 (CHit || CMiss) |-> 
	if (CHit)
		##1 (state==CACHE_READ);
	else
		##1 (state==REQ_OUT);
endproperty
assertion property(cache_hit_check) else $error;

//在inst为高的下一个周期，序列e1应该结束或者已经结束
sequence e1;
	@(posedge sysclk) $rose(ready) ##1 process ##1 proc2;
endsequence
sequence rule;
	@(posedge sysclk) reset ##1 inst ##1 e1.ended ##1 branch_back;
endsequence
//在c拉起的下一个周期，a拉低b拉高的序列也应该结束
sequence aRbseq (aFell, bRose);
	@(posedge clk) $fell(aFell) ##1
	$rose(bRose);
endsequence
property endCycle;
	@(posedge clk) $rose(c) |=>
	aRbseq(a,b).ended
endproperty

2.操作符

• 如果条件满足，则评估其后续算子序列
• 如果条件不满足，则表现为空成功，不执行后续算子

property p_req_ack;
	@(posedge clk) mem_en |-> (req ##2 ack);
endproperty:p_req_ack

• 如果条件满足，则在下一个周期评估其后续算子序列
• 如果条件不满足，则表现为空成功，不执行后续算子
  

3.局部变量

• 局部变量可以在sequence或者property中使用
• 这些变量会伴随着sequence、property动态创建
• 每一个sequence实例都会有它自己的变量拷贝

//在cache rdDone拉高后，读出的rdDate会在2个周期后，在其基础上加1，并作为wrData写入
sequence rd_cache_done;
	##[1:5] rdDone;
endsequence;
sequence check_reg_wr_data;
	int local_data;
	(rd_cache_done, local_data=cache_rd_data) ##2 (reg_wr_data == (local_data+1));
endsequence

4.调用方法

• 在序列匹配时，可以调用task，void function和系统函数

//可以在s1序列末尾，分别打印出e和f变量被采样时的数值
sequence s1
	logic v,w;
	(a,v = e) ## 1
	(b[->1], w = f, $display("b after a with v = %h, w = %h\n", v, w));
endsequence