zynq7系列DDR3的PCB走线阻抗与端接电阻问题
zynq7020仅PS带有DDR端口，兼容DDR2到DDR3协议，PCB设计主要参考ug933手册。
本文主要讨论其走线阻抗与端接电阻问题。
1. 官方推荐电压-1.5V/1.35V
DDR3和DDR3L都同时支持1.5V和1.35V的I/O电压。
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2. 官方推荐走线阻抗–DDR3单端40，差分80
3. 官方推荐端接电阻–单端40，差分时钟80
4.正点原子开源的原理图–单端40.2，差分80.6
5.问题
如果完全按照官方参考来，应该没什么问题，但是实际走线阻抗多用50R，时钟差分也多用100R，一是更通用，二是阻抗更大在叠层设计时走线可以控制得更细、更合理，如一般板厂6层PCB的叠层结构下top计算50欧线宽大概5-6mil，如果40欧则外层来到8-9mil，内层线宽将更大，会让本就不富裕的空间雪上加霜。
那么走线50欧，端接电阻是多少，是按照直觉同步搞成50，还是按照官方推荐的40不变？
下面在ADS中简单仿真一下，
- 走线50，端接40
- 走线50，端接50
- 走线40，端接50
- 走线40，端接40
2和4波形是所想要的，说明端接电阻应该和走线阻抗匹配；
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输出阻抗改成200，走线和端接均50
中心在0.68V附近，幅度大幅缩减，由于无法得知实际芯片的阻抗，故由此得知从官方推荐40改到50后的主要影响在于信号围绕中线的幅度有所变化。 -
去掉端接电阻
终端信号满幅度，但是源端回勾明显，说明终端电阻是必要的，但是对于DQ数据线DDR3是支持ODT的，也就不需要去加，但是时钟和地址是没有的需要额外加。