触发器和锁存器的不同之处在于，它增加了一个触发信号输入端，只有当触发信号到来时，触发器才能按照输入的0、1置成相应状态。这个信号也称为时钟信号CLOCK(CLK)
电平触发
普通触发
（1）只有当CLK变为有效电平时，触发器才能接受输入信号，并按输入信号将触发器置为相应的状态；在CLK＝1的全部时间里，S和R的变化都将引起触发器输出端状态的改变。（所以引入一个问题，在有效电平期间，若S、R的状态多次发生变化，则输出的状态也将也将多次发生翻转，容易造成触发器的不稳定，在下图中有图文解释）
（2）而当CLK为无效电平时，门的输出状态始终停留在1状态，故输出保持原有状态不变。
我们从这张图中可以看出S输入了一个干扰信号，对Q的输出产生了干扰。
D触发器
为了能适应单端输入信号的需要，将电路改接成下图形式，称为D触发器。
由此，我们可以看出，D触发器针对这一问题作出改进，解决了触发器状态不确定的问题。 由于只要令R、S不同时为1，触发器就不会出现状态不稳定，最简单的方法就是令S=/R，此时仅将S作为输入端（用D表示），就得到了D触发器。
CMOS传输门组成的低电平触发
在CMOS 电路中， 经常利用CMOS 传输门组成电平触发触发器。
当CLK = 1 时， 传输门TG1,导通、TG2 截止， Q= D 。而且， 在CLK= 1 的全部时间里Q 端的状态始终跟随D 端的状态而改变。
在CLK 回到0 以后， TG2 导通、TGI 截止。由于反相器G1输人电容的存储效应， 短时间内G1输入端仍然保持为TG1截止以前瞬间的状态、而且这时反相器G1 、G2 和传输门TG2 形成了状态自锁的闭合回路， 所以Q和Q ’ 的状态被保存下来。
带异步置位、复位端的电平触发
在某些应用场合，有时需要在CLK有效电平到来之前预先将触发器置成指定状态。
只要在SD撇或者RD撇加入低电平时，就可以立即将触发器置1或0，而不受时钟信号的限制。
触发器在时钟信号下正常工作时，应将SD撇和RD撇置于高电平。
边沿触发
为了提高可靠性，增强抗干扰能力，
希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态，与在此前、后输入的状态没有关系。
用两个电平触发D触发器组成的边沿触发器，主要体现了两个触发器中的跟随特性。
1.当CLK 处于低电平时，CLK1为高电平， 因而FF1的输出跟随输人端D的状态变化， 始终保持Q1= D。与此同时，CLK2为低电平，FF2的输出Q2 （ 也就是整个电路最后的输出Q ） 保持原来的状态不变。
2.当CLK 由低电平跳变至高电平时， CLK1 随之变成了低电平， 于是Q1保持为CLK 上升沿到达前瞬间输人端D 的状态， 此后不再跟随D 的状态而改变。与此同时， CLK2 跳变为高电平， 与它的输入状态相同。由于FF2 的输入就是FF1 的输出Q1， 所以输出端Q便被置成了与CLK 上升沿到达前瞬时端相同的状态， 而与以前和以后端的状态无关。
CMOS中的边沿触发器
过程与电平触发中的CMOS边沿触发分析相似。只不过又多了一个触发器。
将图化简可得下图：
当时钟低电平时，只有主锁存器有效，G1会随着D变化，但是输出G2始终不变。
当时钟高电平时，只有从锁存器有效，G2会随着G1变化，但是此时主锁存器处于保持状态，G1是不变的，所以G2也保持不变。
只有在时钟上升沿的时候，此时G1还在跟随D的值，而G2正要开始跟随G1的值。此时D的值可以通过G1传递到输出G2，D触发器输出改变。
所以我们可以看出边沿触发的工作特点，触发器的次态仅取决于时钟信号的上升沿或者下降沿到达时的逻辑状态。这一点有效提高了触发器的抗干扰能力。
带异步置位、复位端的边沿触发
只要在SD或者RD加入高电平时，就可以立即将触发器置1或0，而不受时钟信号的限制。
电平触发和边沿触发的区别
电平触发是在高或低电平保持的时间内触发，而边沿触发是由高到低或由低到高这一瞬间触发
在数字电平变化的电压上升沿或下降沿到一定阀值时就产生触发，是谓边沿触发。当电压达到数字电平的高或低电压一段时间后（一般是最小脉冲宽度的三分之一），才产生触发是电平触发。
边沿触发一般时间短，边沿触发一般时间都是us级的，响应要快的，而电平触发只须是高和低就可以了，没时间要求，比如10s 时间内总是低电平，那么它也是触发的，比如中断计时或计数，最好用边沿触发，用电平触发误差会很大，电平触发一般用于简单报警，开关一类（时间要求不高的）
边沿触发和电平触发基本就是触发器和锁存器的区别。
触发器是边沿触发，只有当时钟上升（或下降）的一瞬间，触发器会读取并锁存输入信号。输出信号仅在时钟信号上升（或下降）的一瞬间会发生变化。
锁存器是电平触发，只要使能（enable）信号处于高电平（或低电平），输出就会随着输入信号变化，直到使能信号变为低电平（或高电平）时，输出才会锁存，不再随输入变化。