型号

型号-4Meg*16*4banks

4banks：bank个数

Meg:单个bank所包含的存储单元个数

例如：32Meg*8*4banks所包含的bit数?

2^13*2^10*8*4??????

端口

CKE:时钟使能信号，屏蔽系统时钟，冻结当前操作，高电平有效

CS#:低电平有效，片选信号，使能所有的输入输出端口

RAS#:行选通信号，行地址

CAS#:列选通信号，列地址

WE#：低电平有效，使能写操作

DQM:数据掩码信号，高电平，上升沿，数据总线高阻态

DQMH???? DQML（16位宽 高8位_低8位）

?0?????????????? 0?????????????????? XX_XX

?0?????????????? 1?????????????????? XX_ZZ

1??????????????? 0?????????????????? ZZ_XX

1??????????????? 1?????????????????? ZZ_ZZ

BA0??????????? BA1????????????? BANKS 4个命令

A12——A0 存储地址 不同命令不同含义

DQ0——DQ7 8位宽数据输入输出端口

指令集与时序

COMMAND INHIBIT ：禁止命令

NO OPERATION ：无操作命令，空闲时占据着

LOAD MODE REGISTER (LMR) ： 加载模式寄存器 所有的bank空闲时才能被写入

??????????????? MODE REGISTER ：配置定义

Burst Length:突发长度（连续传输所涉及到的存储单元的数量）

M0 M1 M2:突发长度的配置（五种突发长度）

M3：突发类型（0：顺序突发 1：隔行突发） 一般为0

M4 M5 M6：列选通潜伏期

M7 M8：运行模式 00

M9：当 A9 为低电平时，SDRAM 的读/写操 作均采用突发方式，突发长度由突发长度寄存器(A0-A2)设定；当 A9 高电平时， SDRAM 的读操作依然采用突发方式，突发长度由突发长度寄存器(A0-A2)设定，但 SDRAM 的写操作不在使用突发方式，每一个写命令只能写入一个数据。

M10 M11 M12：0

PRECHARGE：预充电命令（预充电被执行后必须等待：命令周期tRP）

关闭指定的逻辑BANK或者全部的逻辑BANK当中激活的行

通过A10和逻辑BANK辅助预充电

A10为1时对所有逻辑BANK进行预充电

A10为0时对选择的BANK进行预充电（用BA0 BA1进行BANK选择）

AUTO REFRESH or SELF REFRESH：自刷新或自动刷新

每个bank的总行数刷新时间为64ms

自动刷新之前必须有预充电，自动生成行地址，刷新时所有指令只能等待，无法执行。

自刷新除了时钟使能信号(0)其他信号都是无效的，休眠低功耗下使用。

ACTIVE:激活命令，激活某一逻辑BANK中的某一行。

WRITE:写命令。

READ：读命令

BURST TERMINATE：突发停止命令

最近执行的突发读写操作会被终止。

模块设计

sdram顶层模块

sdram控制模块

顶层模块

初始化模块

自动刷新模块

写数据模块

读数据模块

数据仲裁模块

fifo控制模块

fifo读模块

代码编写

代码部分可私聊，篇幅较长。

结果仿真

? 通过波形图进行代码的编写和仿真验证，验证通过后上板验证，串口调试界面如下：

程序调试成功，该项目涉及近百个信号，其中代码的仿真验证是一个漫长的过程，需要静下心进行仿真debug，最后才能上板成功，若上板不成功，可启动在线逻辑分析仪进行分析即可。