????????时钟是同步工作系统的同步节拍。SoC内部有很多器件，譬如CPU、串口、DRAM控制器、GPIO等内部外设，这些东西要彼此协同工作，需要一个同步的时钟系统来指挥。SoC内部有很多外设，这些外设不用的时候最好关掉（不关掉会一定程度浪费电），开关外设不是通过开关，而是通过时钟。也就是说给某个外设断掉时钟，这个外设就不工作了。

1.2 时钟的获得方式

（1）外部直接输入时钟信号，SoC有个引脚用来输入外部时钟信号，用的很少。
（2）外部晶振+内部时钟发生器产生时钟，大部分低频单片机都是这么工作的。
（3）外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频得到各种频率的时钟，210属于这种。

为什么不用外部高频晶振产生高频信号直接给CPU？

????????芯片外部电路不适宜使用高频率，因为传导辐射比较难控制；高频率的晶振太贵了。

为什么要内部先高频然后再分频？

????????因为SoC内部有很多部件都需要时钟，而且各自需要的时钟频率不同，没法统一供应。因此设计思路是PLL后先得到一个最高的频率（1GHz、1.2GHz），然后各外设都有自己的分频器再来分频得到自己想要的频率。

1.3 时钟和系统性能的关系、超频、稳定性

????????一般SoC时钟频率都是可以人为编程控制的，频率的高低对系统性能有很大影响。S5PV210建议工作频率800MHz～1.2GHz，一般设置到1GHz主频。如果设置到1.2GHz就叫超频。超频的时候系统性能会提升，但是发热也会增大，因此会影响系统稳定性。

1.4?S5PV210的时钟系统简介

1.4.1 时钟域

? ? ? ? 因为S5PV210的时钟体系比较复杂，内部外设模块太多，因此把整个内部的时钟划分为3大块，MSYS、DSYS、PSYS。

MSYS: CPU（Cortex-A8内核）、DRAM控制器（DMC0和DMC1）、IRAM&IROM······
DSYS: 都是和视频显示、编解码等有关的模块
PSYS: 和内部的各种外设时钟有关，譬如串口、SD接口、I2C、AC97、USB等。

为什么内部要分为3个域，怎么划分的？

????????因为210内部的这些模块彼此工作时钟速率差异太大了，所以有必要把高速的放一起，相对低速的放一起。

1.4.2 时钟域详解

MSYS域：
?? ?ARMCLK：?? ????????给cpu内核工作的时钟，也就是所谓的主频。
?? ?HCLK_MSYS：?? ?MSYS域的高频时钟，给DMC0和DMC1使用
?? ?PCLK_MSYS：?? ?MSYS域的低频时钟
?? ?HCLK_IMEM：? ? ?给iROM和iRAM（合称iMEM）使用

DSYS域：
?? ?HCLK_DSYS：????DSYS域的高频时钟
?? ?PCLK_DSYS：? ? DSYS域的低频时钟

PSYS域：
?? ?HCLK_PSYS：? ? PSYS域的高频时钟
?? ?PCLK_PSYS：? ? PSYS域的低频时钟
?? ?SCLK_ONENAND

????????210内部的各个外设都是接在（内部AMBA总线）总线上面的，AMBA总线有1条高频分支叫AHB，有一条低频分支叫APB。上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX，其中HCLK_XXX就是XXX这个域中AHB总线的工作频率；PCLK_XXX就是XXX这个域中APB总线的工作频率。
????????SoC内部的各个外设其实是挂在总线上工作的，也就是说这个外设的时钟来自于他挂在的总线，譬如串口UART挂在PSYS域下的APB总线上，因此串口的时钟来源是PCLK_PSYS。
我们可以通过记住和分析上面的这些时钟域和总线数值，来确定我们各个外设的具体时钟频率。

1.4.3?时钟来源

????????时钟来源：晶振+时钟发生器+PLL+分频电路

????????S5PV210外部有4个晶振接口，设计板子硬件时可以根据需要来决定在哪里接晶振。接了晶振之后上电相应的模块就能产生振荡，产生原始时钟。原始时钟再经过一系列的筛选开关进入相应的PLL电路生成倍频后的高频时钟。高频时钟再经过分频到达芯片内部各模块上。（有些模块，譬如串口内部还有进一步的分频器进行再次分频使用）

? ? ? ?典型s5pv210应用中：

????????????????????????????????????????APLL：Cortex-A8内核 MSYS域
????????????????????????????????????????MPLL&EPLL：DSYS、PSYS域
????????????????????????????????????????VPLL：Video视频相关模块

1.4.4?时钟体系框图

????????两张图之间是渐进的关系。第一张图从左到右依次完成了原始时钟生成->PLL倍频得到高频时钟->初次分频得到各总线时钟；第二张图是从各中间时钟（第一张图中某个步骤生成的时钟）到各外设自己使用的时钟（实际就是个别外设自己再额外分频的设置）。可见，第一张图是理解整个时钟体系的关键，第二种图是进一步分析各外设时钟来源的关键。

二、编程实现时钟

2.1 功能分析

时钟设置的步骤分析：
????????第1步：先选择不使用PLL。让外部24MHz原始时钟直接过去，绕过APLL那条路
????????第2步：设置锁定时间。默认值为0x0FFF，保险起见我们设置为0xFFFF
????????第3步：设置分频系统，决定由PLL出来的最高时钟如何分频得到各个分时钟
????????第4步：设置PLL，主要是设置PLL的倍频系统，决定由输入端24MHz的原始频率可以得到多大的输出频率。我们按照默认设置值设置输出为ARMCLK为1GHz
????????第5步：打开PLL。前面4步已经设置好了所有的开关和分频系数，本步骤打开PLL后PLL开始工作，锁定频率后输出，然后经过分频得到各个频率。

2.2 相关寄存器

2.2.1 CLK_SRC0

????????禁用PLL，寄存器为CLK_SRC0，设置为0x0，可以绕过APLL，让外部24MHz时钟直接过去

// 1 设置各种时钟开关，暂时不使用PLL
rREG_CLK_SRC0 = 0x0;

2.2.2?PLL_LOCK

????????设置锁定时间，默认值为0x0FFF，这里设置为0xFFFF

锁定时间：PLL进行倍频处理的时间

// 2 设置锁定时间，使用默认值即可
// 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
rREG_APLL_LOCK = 0x0000ffff;
rREG_MPLL_LOCK = 0x0000ffff;

?2.2.3?CLK_DIV0

????????设置分频系统，相关寄存器CLK_DIV0

// 3 设置分频
// 清bit[0~31]
rREG_CLK_DIV0 = 0x14131440;

0x14131440这个值的含义分析：

????????PCLK_PSYS = HCLK_PSYS / 2

?????? HCLK_PSYS = MOUT_PSYS / 5

?????? PCLK_DSYS = HCLK_DSYS / 2

?????? HCLK_DSYS = MOUT_DSYS / 4

?????? ·······

?????? HCLK_MSYS = ARMCLK / 5

?????? ARMCLK = MOUT_MSYS / 1

2.2.4?APLL_CON0、MPLL_CON

????????设置PLL，主要是PLL的倍频系统。

// 4 设置PLL
// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
rREG_APLL_CON0 = APLL_VAL;
// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
rREG_MPLL_CON = MPLL_VAL;

?????????按照默认值，ARMCLK为1000MHz，MPLL为667MHz，查询表格，设置M P S的值，或通过计算公式进行计算。

2.3 汇编实现

????????其他文件只进行了小修改，添加了clock.S文件

// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE		0xE0100000	

// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET		0x00		
#define MPLL_LOCK_OFFSET		0x08

#define APLL_CON0_OFFSET		0x100
#define APLL_CON1_OFFSET		0x104
#define MPLL_CON_OFFSET			0x108

#define CLK_SRC0_OFFSET			0x200
#define CLK_SRC1_OFFSET			0x204
#define CLK_SRC2_OFFSET			0x208
#define CLK_SRC3_OFFSET			0x20c
#define CLK_SRC4_OFFSET			0x210
#define CLK_SRC5_OFFSET			0x214
#define CLK_SRC6_OFFSET			0x218
#define CLK_SRC_MASK0_OFFSET	0x280
#define CLK_SRC_MASK1_OFFSET	0x284

#define CLK_DIV0_OFFSET			0x300
#define CLK_DIV1_OFFSET			0x304
#define CLK_DIV2_OFFSET			0x308
#define CLK_DIV3_OFFSET			0x30c
#define CLK_DIV4_OFFSET			0x310
#define CLK_DIV5_OFFSET			0x314
#define CLK_DIV6_OFFSET			0x318
#define CLK_DIV7_OFFSET			0x31c

#define CLK_DIV0_MASK			0x7fffffff

// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的，因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试，才能保证一定对。
#define APLL_MDIV      	 		0x7d		// 125
#define APLL_PDIV       		0x3
#define APLL_SDIV       		0x1

#define MPLL_MDIV				0x29b		// 667
#define MPLL_PDIV				0xc
#define MPLL_SDIV				0x1

#define set_pll(mdiv, pdiv, sdiv)	(1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL			set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL			set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)


.global clock_init
clock_init:
	ldr	r0, =ELFIN_CLOCK_POWER_BASE
	
	// 1 设置各种时钟开关，暂时不使用PLL，绕过APLL
	ldr	r1, =0x0
	// 芯片手册P378 寄存器CLK_SRC：Select clock source 0 (Main)
	str	r1, [r0, #CLK_SRC0_OFFSET]				

	// 2 设置锁定时间，使用默认值即可
	// 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
	ldr	r1,	=0x0000FFFF					
	str	r1,	[r0, #APLL_LOCK_OFFSET]				
	str r1, [r0, #MPLL_LOCK_OFFSET]	 				

	// 3 设置分频
	// 清bit[0~31]
	ldr r1, [r0, #CLK_DIV0_OFFSET]					
	ldr	r2, =CLK_DIV0_MASK					
	bic	r1, r1, r2              // 将r2的反码与r1进行与运算，将0~30位清零
	ldr	r2, =0x14131440						
	orr	r1, r1, r2              // 或运算
	str	r1, [r0, #CLK_DIV0_OFFSET]

	// 4 设置PLL
	// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
	ldr	r1, =APLL_VAL						
	str	r1, [r0, #APLL_CON0_OFFSET]
	// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
	ldr	r1, =MPLL_VAL						
	str	r1, [r0, #MPLL_CON_OFFSET]

	// 5 设置各种时钟开关,使用PLL
	ldr	r1, [r0, #CLK_SRC0_OFFSET]
	ldr	r2, =0x10001111
	orr	r1, r1, r2
	str	r1, [r0, #CLK_SRC0_OFFSET]

	mov	pc, lr

2.4 C语言实现

// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE		0xE0100000	

// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET		0x00		
#define MPLL_LOCK_OFFSET		0x08

#define APLL_CON0_OFFSET		0x100
#define APLL_CON1_OFFSET		0x104
#define MPLL_CON_OFFSET			0x108

#define CLK_SRC0_OFFSET			0x200
#define CLK_SRC1_OFFSET			0x204
#define CLK_SRC2_OFFSET			0x208
#define CLK_SRC3_OFFSET			0x20c
#define CLK_SRC4_OFFSET			0x210
#define CLK_SRC5_OFFSET			0x214
#define CLK_SRC6_OFFSET			0x218
#define CLK_SRC_MASK0_OFFSET	0x280
#define CLK_SRC_MASK1_OFFSET	0x284

#define CLK_DIV0_OFFSET			0x300
#define CLK_DIV1_OFFSET			0x304
#define CLK_DIV2_OFFSET			0x308
#define CLK_DIV3_OFFSET			0x30c
#define CLK_DIV4_OFFSET			0x310
#define CLK_DIV5_OFFSET			0x314
#define CLK_DIV6_OFFSET			0x318
#define CLK_DIV7_OFFSET			0x31c

#define CLK_DIV0_MASK			0x7fffffff

// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的，因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试，才能保证一定对。
#define APLL_MDIV      	 		0x7d		// 125
#define APLL_PDIV       		0x3
#define APLL_SDIV       		0x1

#define MPLL_MDIV				0x29b		// 667
#define MPLL_PDIV				0xc
#define MPLL_SDIV				0x1

#define set_pll(mdiv, pdiv, sdiv)	(1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL			set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL			set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)


#define REG_CLK_SRC0	(ELFIN_CLOCK_POWER_BASE + CLK_SRC0_OFFSET)
#define REG_APLL_LOCK	(ELFIN_CLOCK_POWER_BASE + APLL_LOCK_OFFSET)
#define REG_MPLL_LOCK	(ELFIN_CLOCK_POWER_BASE + MPLL_LOCK_OFFSET)
#define REG_CLK_DIV0	(ELFIN_CLOCK_POWER_BASE + CLK_DIV0_OFFSET)
#define REG_APLL_CON0	(ELFIN_CLOCK_POWER_BASE + APLL_CON0_OFFSET)
#define REG_MPLL_CON	(ELFIN_CLOCK_POWER_BASE + MPLL_CON_OFFSET)

#define rREG_CLK_SRC0	(*(volatile unsigned int *)REG_CLK_SRC0)
#define rREG_APLL_LOCK	(*(volatile unsigned int *)REG_APLL_LOCK)
#define rREG_MPLL_LOCK	(*(volatile unsigned int *)REG_MPLL_LOCK)
#define rREG_CLK_DIV0	(*(volatile unsigned int *)REG_CLK_DIV0)
#define rREG_APLL_CON0	(*(volatile unsigned int *)REG_APLL_CON0)
#define rREG_MPLL_CON	(*(volatile unsigned int *)REG_MPLL_CON)


void clock_init(void)
{
	// 1 设置各种时钟开关，暂时不使用PLL
	rREG_CLK_SRC0 = 0x0;
	
	// 2 设置锁定时间，使用默认值即可
	// 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
	rREG_APLL_LOCK = 0x0000ffff;
	rREG_MPLL_LOCK = 0x0000ffff;
	
	// 3 设置分频
	// 清bit[0~31]
	rREG_CLK_DIV0 = 0x14131440;
	
	// 4 设置PLL
	// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
	rREG_APLL_CON0 = APLL_VAL;
	// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
	rREG_MPLL_CON = MPLL_VAL;
	
	// 5 设置各种时钟开关,使用PLL
	rREG_CLK_SRC0 = 0x10001111;
}