FPGA实验记录三：状态机专题练习
板子：AWcloudC4 开发板
IDE：QuartusII 18.1（Lite）
仿真软件：Modelsim-Alterl
芯片系列：Cydone IV E
芯片名称：EP4CE6F17C8
芯片核心：EP4CE6
文章目录
实验要求：
1、根据以下描述功能用verilog编写一段代码，并用状态机来实现该功能。
（1）状态机：实现一个测试过程，该过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化6个状态；用时间来控制该过程，90秒内完成该过程；
（2）描述状态跳转时间；
（3）编码实现。
2. 画出可以检测10010串的状态图, 并用verilog编程实现之。
〇、状态机
状态机是有限状态自动机的简称，是现实事物运行规则抽象而成的一个数学模型。
先来解释什么是“状态”（ State ）。现实事物是有不同状态的，例如一个自动门，就有 open 和 closed 两种状态。我们通常所说的状态机是有限状态机，也就是被描述的事物的状态的数量是有限个，例如自动门的状态就是两个 open 和 closed 。
状态机，也就是 State Machine ，不是指一台实际机器，而是指一个数学模型。说白了，一般就是指一张状态转换图。例如，根据自动门的运行规则，我们可以抽象出下面这么一个图。
自动门有两个状态，open 和 closed ，closed 状态下，如果读取开门信号，那么状态就会切换为 open 。open 状态下如果读取关门信号，状态就会切换为 closed 。
状态机的全称是有限状态自动机，自动两个字也是包含重要含义的。给定一个状态机，同时给定它的当前状态以及输入，那么输出状态时可以明确的运算出来的。例如对于自动门，给定初始状态 closed ，给定输入“开门”，那么下一个状态时可以运算出来的。
这样状态机的基本定义我们就介绍完毕了。重复一下：状态机是有限状态自动机的简称，是现实事物运行规则抽象而成的一个数学模型。
一、新建工程
需求分析： 这个测试过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化6个状态；用时间来控制该过程，90s内完成该过程；
1. 新建项目
- 新建一个名为state_machine的项目
- 选择Cyclong IV E系列的芯片，引脚数量选择256，
Core speed grade选择8，芯片名称EP4CE6F17C8的芯片，点击next，仿真选择ModelSim-Altera，然后finish。
- 新建一个Verilog HDL文件
二、设计状态机
1. 设计计时器模块
AWcloudC4开发板的时钟频率是50M/s，要求在90s完成包含6个状态的任务，所以平均每个状态用时90/6=15s，即一个状态时钟会振荡50M*15=750_000_000次
my_clock.v
//15s脉冲信号
module my_clock(
input wire clk, //时钟，50MHZ
input wire rst_n, //复位信号，下降沿有效，negative
output wire sec_15//15s输出一个脉冲信号
);
parameter MAX_NUM = 30'd749_999_999;//记最大数15s,750_000_000次,为了节省空间提前-1
reg [29:0] cnt_15;//计数寄存器
reg sec_15_r;
//0.5s计时器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt_15 <= 25'd0;
end
else if(cnt_15 == MAX_NUM)begin
cnt_15 <= 25'd0;
end
else begin
cnt_15 <= cnt_15 + 1'd1;
end
end
//0.5s脉冲信号
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
sec_15_r <= 1'b0;
end
else if(cnt_15 == MAX_NUM)begin
sec_15_r <= 1'b1;
end
else begin
sec_15_r <= 1'b0;
end
end
assign sec_15 = sec_15_r;//当右边改变，立马赋值给左边 assign和always并行
endmodule
2. 状态机切换模块
module state_machine(
input clk,
input rst_n,
input wire sec_15
);
reg [2:0] cstate; //现态
reg [2:0] nstate; //次态
//状态划分
localparam state_ready = 0; //启动准备状态
localparam state_start = 1; //启动测试
localparam state_stop = 2; //停止测试
localparam state_query = 3; //查询测试结果
localparam state_display = 4; //显示测试结果
localparam state_initialize = 5; //初始化
//第一段：现态跟随次态，时序逻辑，非阻塞赋值
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
cstate <= state_initialize;//复位键被按下，当前状态设置为初始化
else
cstate <= nstate; //下一次状态赋值给当前状态
end
//第二段：组合逻辑，阻塞赋值
always@(*)begin
if(!rst_n)
begin
nstate = state_initialize;
end
else
case(cstate)
state_initialize: begin
if(sec_15 == 1'b1) //该状态持续时间为1s，1s后，下一次状态更改为led1亮
nstate = state_ready;
else
nstate = state_initialize;
end
state_ready: begin
if(sec_15 == 1'b1)
nstate = state_start;
else
nstate = state_ready;
end
state_start: begin
if(sec_15 == 1'b1)
nstate = state_stop;
else
nstate = state_start;
end
state_stop: begin
if(sec_15 == 1'b1)
nstate = state_query;
else
nstate = state_stop;
end
state_query: begin
if(sec_15 == 1'b1)
nstate = state_display;
else
nstate = state_query;
end
state_display: begin
if(sec_15 == 1'b1)
nstate = state_initialize;
else
nstate = state_display;
end
default: ;
endcase
end
endmodule
3. 顶层文件
module state_machine_top(
input wire clk,
input wire rst_n
);
wire sec_15;//将两个模块的信号连接起来
//例化计时器模块
my_clock inst_my_clock(
.clk (clk ),//时钟，50MHZ
.rst_n (rst_n ),//复位信号，下降沿有效，negative
.sec_15 (sec_15) //15s输出一个脉冲信号
);
//例化状态机模块
state_machine inst_state_machine(
.clk (clk ),//时钟，50MHZ
.rst_n (rst_n ),//复位信号，下降沿有效，negative
.sec_15 (sec_15) //15s脉冲信号
);
endmodule
4. 编译与RTLview
三、能检测10010的状态机
设计思路类似于一个电子门锁，使用KEY1,KEY2分别代表0和1，按照顺序按下10010时，激活一个LED流水灯表示检测成功
1. 新建工程
与前面一样，这里不再赘述
2. 设计按键消抖模块
module key_debounce(
input wire clk,
input wire rst_n,
input wire key,
output reg flag, //判断抖动是否消除的标志信号，0为抖动，1为抖动结束
output reg key_value //消抖后稳定的按键值给到蜂鸣器模块和LED模块
);
//定义20ms延迟计数器,0.2s,1_000_000次
reg [19:0] delay_cnt;
//寄存依次key的值用来判断按键是否消抖成功
reg key_reg;
//按下按键20ms延时计数器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
begin
key_reg <= 1'b1; //复位信号，设置按键无效
delay_cnt <= 1'b0; //计数器设置为0
end
else
begin
key_reg <= key;
if(key_reg ^ key) //当这一次key值和上一次key值不一样，证明正在抖动
delay_cnt <= 20'd1_000_000; //延迟时间20ms
else if(delay_cnt > 0)
delay_cnt <= delay_cnt - 1; //没有抖动，开始20ms倒计时
else
delay_cnt <= 1'b0;
end
end
//根据延时计数器获取按键状态以及按键值
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
begin
flag <= 1'b0; //复位信号，设置信号标志为抖动
key_value <= 1'b1; //设置抽样值为1
end
else
begin
if(delay_cnt == 20'd1) //倒计时1_000_000到1
begin
flag <= 1'b1;
key_value <= key; //稳定20ms后将key值给到key_value
end
else
begin
flag <= 1'b0;
key_value <= key_value; //20ms内先不取样
end
end
end
endmodule
2. 设计电子门锁模块
module state_machine_10010(
input clk,
input rst_n,
input [1:0] key,
output wire [3:0] led
);
parameter MAX_NUM = 24'd9_999_999;//0.2s计时器
parameter T = 4'd10;//2s,100_000_000次
reg [2:0] cstate; //现态
//状态划分
localparam state_0 = 0; //初始状态
localparam state_1 = 1; //按下1
localparam state_10 = 2; //按下10
localparam state_100 = 3; //按下100
localparam state_1001 = 4; //按下1001
localparam state_10010 = 5; //按下10010
reg [3:0] cnt = 0; //计时器赋初值为0
reg [23:0] cnt_02 = 0;
reg time_flag;//计时标志，1：开始计时，0：结束计时
reg [3:0] led_r;
//0.2计数器模块
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
cnt_02 <= 1'b0; //按下复位键，清零
else if(cnt_02 == MAX_NUM)
cnt_02 <= 1'b0;
else
cnt_02 <= cnt_02 + 1'b1;
end
//2s计数器模块
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
cnt <= 1'b0;//按下复位键，清零
else if(time_flag == 1'b1)begin//开始计时
if(cnt_02 == MAX_NUM)begin
if(cnt < T)begin
cnt <= cnt + 1'b1;
end
else begin
cnt <= 1'b0;//cnt计数达到最大就清空
end
end
else begin
cnt <= cnt;//其余时间保持
end
end
else begin
cnt <= 1'b0;//不计时，cnt清空
end
end
//状态切换模块
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
begin
cstate <= state_0;
end
else
case(cstate)
state_0: begin
if(key[1] == 1'b1) //该状态持续时间为1s，1s后，下一次状态更改为led1亮
cstate <= state_1;
else if(key[0] == 1'b1)
cstate <= state_0;
else
cstate <= state_0;
end
state_1: begin
if(key[0] == 1'b1)
cstate <= state_10;
else if(key[1] == 1'b1)
cstate <= state_0;
else
cstate <= state_1;
end
state_10: begin
if(key[0] == 1'b1)
cstate <= state_100;
else if(key[1] == 1'b1)
cstate <= state_0;
else
cstate <= state_10;
end
state_100: begin
if(key[1] == 1'b1)
cstate <= state_1001;
else if(key[0] == 1'b1)
cstate <= state_0;
else
cstate <= state_100;
end
state_1001: begin
if(key[0] == 1'b1)begin
cstate <= state_10010;
time_flag <= 1'b1;//开始计时
end
else if(key[1] == 1'b1)
cstate <= state_0;
else
cstate <= state_1001;
end
state_10010: begin
if(cnt == T)begin
cstate <= state_0;
time_flag <= 1'b0;//结束计时
end
else
cstate <= state_10010;
end
default: ;
endcase
end
//第三段：跟随状态输出
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
led_r <= 4'b0001;
else
case(cstate)
state_10010:if(cnt_02 == 24'd4_999_999)
led_r <= 4'b1111;
else if(cnt_02 == MAX_NUM)
led_r <= 4'b0000;
else
led_r <= led_r;
default : led_r <= 4'b0001;
endcase
end
assign led = led_r;
endmodule
if(key[1] == 1'b1)
nstate = state_1001;
else if(key[0] == 1'b1)
nstate = state_0;
else
nstate = state_100;
end
state_1001: begin
if(key[0] == 1'b1)begin
nstate = state_10010;
time_flag = 1'b1;//开始计时
end
else if(key[1] == 1'b1)
nstate = state_0;
else
nstate = state_1001;
end
state_10010: begin
if(cnt == T)begin
nstate = state_0;
time_flag = 1'b0;//结束计时
end
else
nstate = state_10010;
end
default: ;
endcase
end
//第三段：跟随状态输出
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
led_r <= 4'b0001;
else
case(cstate)
state_10010:if(cnt_02 == 24'd4_999_999)
led_r <= 4'b1111;
else if(cnt_02 == MAX_NUM)
led_r <= 4'b0000;
else
led_r <= led_r;
default : led_r <= 4'b0001;
endcase
end
assign led = led_r;
endmodule
4. 设计顶层模块
module state_machine_10010_top(
input wire clk,
input wire rst_n,
input wire [1:0] key,
output wire [3:0] led
);
wire [1:0] flag;
wire [1:0] key_value;
//例化按键KEY1
key_debounce inst_key_debounce(
.clk (clk ),
.rst_n (rst_n ),
.key (key[0] ),
.flag (flag[0] ), //判断抖动是否消除的标志信号，0为抖动，1为抖动结束
.key_value(key_value[0]) //消抖后稳定的按键值给到蜂鸣器模块和LED模块
);
//例化按键KEY2
key_debounce inst_key_debounce1(
.clk (clk ),
.rst_n (rst_n ),
.key (key[1] ),
.flag (flag[1] ), //判断抖动是否消除的标志信号，0为抖动，1为抖动结束
.key_value(key_value[1]) //消抖后稳定的按键值给到蜂鸣器模块和LED模块
);
//例化状态机
state_machine_10010(
.clk (clk ),
.rst_n(rst_n ),
.key ({~key_value[1]&&flag[1],~key_value[0]&&flag[0]}),
.led (led)
);
endmodule
5. RTLview
6. 引脚绑定
