[游戏开发]Quartus-II之D触发器

一、任务要求

1. 在 Quartus-II 中自己用门电路设计一个D触发器，并进行仿真，时序波形验证
2. 在 Quartus-II 中直接调用一个D触发器电路，进行仿真，时序波形验证，与1做比较
3. 在 Quartus-II用Verilog语言写一个D触发器，进行仿真验证，与2做比较；

二、创建工程

创建相关的文件夹

最终目录：

• file->new Project Wizard…

• 直接next

• 填写项目目录

• 可直接next

• 选择自己需要的芯片型号

• 创建工程的全部信息

三、设计实验

1.设计D触发器

• file->new ->Design Files->Block Diagram/Schematic File 创建原理图

• 摆放所需元件：
  4 个 nand2 与非门、1 个 not 非门、两个输入管脚和两个输出管脚
  只需要仔细将元件的管脚按照原理图连接就好

• 编译原理图

• 查看硬件电路图：
  编译成功后点击Tools -> netlist Viewers -> RTL Viewer 可以查看硬件电路图
  
• 设置ModelSim ,Tools->Launch Simulation Library Complier

• 出现下图所示，编译成功

• 仿真波形图

• 点击下图空白处，弹出下图所示，点击Node Finder

• 选择需要绘制波形图的引脚

• 为CLK设置时钟信号

• 为D设置几个低电平和高电平

• 最终效果

2. 调用D触发器电路

• 在symbol中搜索dff，放置一个D触发器，然后再放置输入管脚两个输入管脚一个。
  并连接为原理图
  
  

• 编译原理图文件
  跟上一部分相同的步骤

• 查看硬件电路图

• 创建VWF文件
  跟上一部分相同的步骤
• 波形仿真

3. Verilog语言写一个D触发器

• 创建verilog file ,File->new->Design Files->Verilog HDL File

• 代码

module Verilog_dff(d,clk,q);
    input d;
    input clk;
    output q;

    reg q;

    always @ (posedge clk)//我们用正的时钟沿做它的敏感信号
    begin
        q <= d;//上升沿有效的时候，把d捕获到q
    end
endmodule

• 写入代码，进行编译
• 查看硬件电路图

• 仿真波形图

四、参考

Quartus II 13.1的安装及使用
Modelsim SE版本的安装及使用方法