[网络协议]UltraScale+ GTH ip核使用

参考：pg182 - UltraScale FPGAs Transceivers Wizard v1.7
参考：UG576 - UltraScale Architecture GTH Transceivers

此工程使用 xilinx ZU9eg，下图为gth的channel选择。

复位模块

gtwiz_reset_clk_freerun_in: 复位控制器辅助块的自由运行时钟，要启用此模块，必须提供此时钟
gtwiz_reset_all_in：复位TX和RX的PLL和Datapath。复位状态机是由其下降沿初始化的。
gtwiz_reset_tx_pll_and_datapath_in:复位TX的PLL和Datapath.
gtwiz_reset_tx_datapath_in：复位TX的Datapath.
gtwiz_reset_rx_pll_and_datapath_in:复位RX的PLL和Datapath.
gtwiz_reset_rx_datapath_in:复位RX的Datapath.
gtwiz_reset_tx_done_out：在完成TX的复位后拉高，与主通道TXUSERCLK2同步。
gtwiz_reset_rx_done_out：在完成RX的复位后拉高，与主通道RXUSERCLK2同步。
gtwiz_reset_rx_cdr_stable_out：标明RX原语的时钟和数据恢复（CDR）电路是稳定的。保留；不使用

注意： 如果 TX和 RX的datapaths 由QPLL0提供时钟，gtwiz_reset_tx_pll_and_datapath_in 和 gtwiz_reset_rx_pll_and_datapath_in这两个输入中的任何一个都将重置共享的QPLL0，从而导致在另一个数据方向上潜在的意外链路丢失。谨慎使用。

时钟模块

1、reference clock

reference clock 在 GTH 中支持输入和输出两种模式。
在参考时钟输入模式下，在专用参考时钟I/O引脚上提供一个时钟，用于驱动QPLL或者CPLL。使用IBUFDS_GTE4 。在example design中有用法示例，可以直接借鉴。

参考时钟输出模式，是从同一QUAD中的四个通道出来的恢复时钟RXRECCLKOUT,可以路由到专用的参考时钟I/O引脚。这个输出时钟可以用作不同位置的参考时钟输入。在运行期间无法更改操作模式。可以通过两个软件原语之一来访问： OBUFDS_GTE3/4和OBUFDS_GTE3/4_ADV。两个原语的选择取决于：

1. 当RXRECCLKOUT始终来自同一通道时，使用OBUFDS_GTE3/4。
2. 如果提供RXRECCLKOUT的通道在运行期间发生更改，使用OBUFDS_GTE3/4_ADV。

当使用OBUFDS_GTE3/4_ADV原语时，还必须实例化GTHE3/4_COMMON原语。在使用OBUFDS_GTE3/4原语时，不需要实例化GTHE3/4_COMMON。详见图2-3.一般克直接使用example design中的示例。

下图是在此工程里面的REF时钟选择。未使用输出模式。

2、时钟辅助模块

gtwiz_userclk_tx_active_in / gtwiz_userclk_rx_active_in:
标明TX/RX用户时钟网络辅助块产生的时钟处于活动。默认情况下，TX/RX 用户时钟网络辅助器块驱动此端口。

gtwiz_userclk_tx_srcclk_in / gtwiz_userclk_rx_srcclk_in：
输入的源时钟,直接由TXOUTCLK/ RXOUTCLK 驱动。

TXUSRCLK and TXUSRCLK2 / RXUSRCLK and RXUSRCLK2：
由gtwiz_userclk_tx_srcclk_in/ gtwiz_userclk_rx_srcclk_in驱动一个/两个BUFG_GT primitive得到。当USRCLK=USRCLK2时，驱动一个primitive，如果USRCLK是USRCLK2的两倍时，驱动两个primitive。USRCLK2给TXDATA/RXDATA提供时钟，USRCLK给内部的PCS logical提供时钟。两个时钟必须positive-edge对齐。 详情见发送机模块。

gtwiz_userclk_tx_reset_in/gtwiz_userclk_rx_reset_in:复位BUFG_GT primitive，高有效。

根据helper block的位置（core/example design），以上字体未加粗的信号的连接和primitive的布线会在core里或者需要启用example design中的时钟模块。

发送机

1、TX接口

每个收发器包括一个独立的发射器，它由一个PCS和一个PMA组成。并行数据从设备逻辑流入TX接口（注意必须与TXUSRCLK2正边缘对齐），通过PCS和PMA后以高速串行数据输出TX驱动程序。详情见图3-1.
端口的宽度可以配置为2、4或8个字节宽。端口的实际宽度取决于 TX_DATA_WIDTH 和 TX_INT_DATAWIDTH 属性以及 TX8B10BEN 端口设置。端口宽度可以是16、20、32、40、64和80位。表3-1显示了如何选择TX数据路径的接口宽度。

2、TX 8B/10B编码

GTH收发器有一个内置的 8B/10B TX路径，可以编码TX数据，而不消耗设备资源。启用8B/10B编码器会通过TX路径增加延迟。如果不需要，可以禁用或绕过8B/10B编码器，以最小化延迟。

TX 8B/10B 编码端口

接收机

1、RX 字节和字对齐

接收到的串行数据必须与符号边界对齐，然后才能用作并行数据。运行机制：发射机发送一个可识别的序列，通常称为逗号。接收方在传入数据中查找逗号。当它找到逗号时，它将逗号移动到字节边界，以便接收到的平行字与传输的平行字匹配。下表为常用 K28.5 。

图4-23显示一个10-bit 逗号的对齐方式。右侧为接收未对齐位的bits。中间虚线框显示为带有逗号的串行数据。左侧为字节对齐的RX并行数据。

图4-24显示左侧TX并行数据，右侧逗号对齐后接收可识别的并行数据。


1、启用 Comma 对齐

2、配置comma图形

上表为需要的信号。下图为在 IP核中配置的位置：

ALIGN_COMMA_ENABLE 与 COMMA 的匹配实现如下图 4-25。

当 ALIGN_COMMA_DOUBLE 为 1 时，PCOMMA 和 MCOMMA 的组合顺序为下图 4-26。

3、启动 COMMA 对齐

4、对齐状态信号（了解）

5、对齐边界

允许的对齐边界由ALIGN_COMMA_WORD和RX_INT_DATAWIDTH定义。

2. 8B/10B 解码器

1、8B/10B位和字节排序

B/10B解码要求首先接收位a0，但GTH收发器总是首先接收最右边的位。因此，8B/10B解码器在解码之前自动反转接收到的数据的位序。解码后，将这些数据提供给RXDATA端口。

2、解码错误检测

解码器提供差异检查和表外错误检测。
差异检查：当RXDATA的数据字节到达有错误，RXCTRL1拉高。具体实现如图4-32.

表外错误检测：当RXCTRL3启用，但接收到的10位字符无法映射到有效8B/10B字符时，驱动RXCTRL3为高。发生这种情况时，未解码的10位字符通过以下格式的RX数据接口从解码器输出：
?对应的RXCTRL1表示第9位
?对应的RXCTRL0表示第8位
?相应的RXDATA字节表示[7:0]位
?相应的RXCTRL3表示发生了无效的8B/10B字符错误

3、特殊字符

8B/10B解码包括常用于控制功能的特殊字符（K码）。当RXDATA为K字符时，解码器驱动RXCTRL0 High。

如果DEC_PCOMMA_DETECT设置为TRUE，当RXDATA是 plus comma，解码器就会驱动相应的RXCTRL2为高。
如果DEC_MCOMMA_DETECT设置为TRUE，当RXDATA为minus comma，解码器驱动相应的RXCTRL2为高。
RXCTRL2的bit位与RXDATA的byte一一对应。
RXCTRL2[7]对应RXDATA[63：56]
RXCTRL2[6]对应RXDATA[55：48]
RXCTRL2[5]对应RXDATA[47：40]
RXCTRL2[4]对应RXDATA[39：32]
RXCTRL2[3]对应RXDATA[31：24]
RXCTRL2[2]对应RXDATA[23：16]
RXCTRL2[1]对应RXDATA[15：8]
RXCTRL2[0]对应RXDATA[7：0]

4、启用和禁用8B/10B解码

rx8b10ben_in控制启动8B/10B解码器的启用与否。

5、端口及属性

仿真图如下，RXCTRL2 = a，有人能解释一 下吗？

自环

持续补充ing